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公开(公告)号：CN103019947A
公开(公告)日：2013-04-03
申请号：CN201210493318.9
申请日：2012-11-28
Applicant: 复旦大学
IPC: G06F12/02
Abstract: 本发明属于电子技术领域，具体为一种FPGA芯片配置信息模型的层次化构建方法。具体包括：(一)层次化划分SRAM地址，是将整块FPGA的SRAM阵列按地址等级从上往下分别划分为：TOP,AREA,BLOCK,TILE,FRAME,BIT六个层次；(2)层次化构建可编程资源，是将可配置资源的配置信息划分为4个层次，从底层向顶层分别为：SRAM层，ELEMENT层，SITE层和TILE层。本方法具有通用性，在设计不同款FPGA芯片时，只需要按照本方法要求建立配置模型，便能采用同一种SRAM阵列值查找程序生成位流；采用层次化思想建模，不仅能够清晰地描述电路内部的层次关系，便于后期测试和验证，还能极大地减小配置数据的存储以及解析该模型的软件运行所需要的内存。
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公开(公告)号：CN103019947B
公开(公告)日：2016-02-24
申请号：CN201210493318.9
申请日：2012-11-28
Applicant: 复旦大学
IPC: G06F12/02
Abstract: 本发明属于电子技术领域，具体为一种FPGA芯片配置信息模型的层次化构建方法。具体包括：(一)层次化划分SRAM地址，是将整块FPGA的SRAM阵列按地址等级从上往下分别划分为：TOP,AREA,BLOCK,TILE,FRAME,BIT六个层次；(2)层次化构建可编程资源，是将可配置资源的配置信息划分为4个层次，从底层向顶层分别为：SRAM层，ELEMENT层，SITE层和TILE层。本方法具有通用性，在设计不同款FPGA芯片时，只需要按照本方法要求建立配置模型，便能采用同一种SRAM阵列值查找程序生成位流；采用层次化思想建模，不仅能够清晰地描述电路内部的层次关系，便于后期测试和验证，还能极大地减小配置数据的存储以及解析该模型的软件运行所需要的内存。
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公开(公告)号：CN102944831B
公开(公告)日：2015-05-13
申请号：CN201210477147.0
申请日：2012-11-22
Applicant: 复旦大学
IPC: G01R31/28
Abstract: 本发明属于自动化测试测量技术领域，具体为一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。本发明在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚；对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，将各个引脚配置模块中TDO与TDI首尾相连，构建出多条并行的测试链。其中，测试平台的负责生成数据的通道与FPGA中实现的TDI端口相连，负责采集数据的通道与FPGA中实现TDO 端口相连；本发明解决了动态更改通道属性的问题，简化了软件上的层次，同时减少了用于配置管脚寄存器数据的周期数，节约了测试时间。
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公开(公告)号：CN102944831A
公开(公告)日：2013-02-27
申请号：CN201210477147.0
申请日：2012-11-22
Applicant: 复旦大学
IPC: G01R31/28
Abstract: 本发明属于自动化测试测量技术领域，具体为一种基于FPGA实现的应用于自动化测试中扩展输入输出通道的方法。本发明在测试平台和待测芯片之间加入FPGA，将测试平台的生成采集通道与待测芯片的输入输出引脚连接到FPGA的输入输出引脚；对FPGA中每一个与待测芯片引脚相连的输入输出引脚做适当配置，将各个引脚配置模块中TDO与TDI首尾相连，构建出多条并行的测试链。其中，测试平台的负责生成数据的通道与FPGA中实现的TDI端口相连，负责采集数据的通道与FPGA中实现TDO端口相连；本发明解决了动态更改通道属性的问题，简化了软件上的层次，同时减少了用于配置管脚寄存器数据的周期数，节约了测试时间。
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公开(公告)号：CN102594334A
公开(公告)日：2012-07-18
申请号：CN201210005852.0
申请日：2012-01-10
Applicant: 复旦大学
IPC: H03K19/177 , G06F11/10
Abstract: 本发明属于FPGA器件技术领域，具体为一种FPGA回读帧ECC检错纠错电路。该电路利用FPGA回读数据总线的特征采用流水线结构将整体的汉明码解码计算分级实现，并根据FPGA单帧回读有效数据的个数来决定流水线的级数，由流水线的级数以及回读总线位宽来决定校验位的个数，在FPGA回读帧数据的同时即进行单帧数据的ECC校验。将汉明码校验的整体计算转换为分级计算实现，避免了额外的用于存储FPGA回读帧数据的资源，整体的路径延时也会减少，因而可以提高电路的计算速度。
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Patent Agency Ranking
公开(公告)号：CN102594334B
公开(公告)日：2014-08-06
申请号：CN201210005852.0
申请日：2012-01-10
Applicant: 复旦大学
IPC: H03K19/177 , G06F11/10
Abstract: 本发明属于FPGA器件技术领域，具体为一种FPGA回读帧ECC检错纠错电路。该电路利用FPGA回读数据总线的特征采用流水线结构将整体的汉明码解码计算分级实现，并根据FPGA单帧回读有效数据的个数来决定流水线的级数，由流水线的级数以及回读总线位宽来决定校验位的个数，在FPGA回读帧数据的同时即进行单帧数据的ECC校验。将汉明码校验的整体计算转换为分级计算实现，避免了额外的用于存储FPGA回读帧数据的资源，整体的路径延时也会减少，因而可以提高电路的计算速度。
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公开(公告)号：CN102360566A
公开(公告)日：2012-02-22
申请号：CN201110229454.2
申请日：2011-08-11
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于微电子技术领域，具体为一种基于LUTFPGA的SRAM编程点抗幅照加固方法及其实现电路。本发明利用忆阻器的可编程特性，将其嵌入到传统的SRAM单元中，再添加写入电路。在使用时，通过对忆阻器进行编程，将其配置为非对称存储单元结构。忆阻器有高阻和低阻两种状态，其工艺与传统CMOS工艺兼容。这种非对称结构完全免疫于单粒子翻转（SEU）效应和单粒子引起的多位翻转（MBU）效应。
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公开(公告)号：CN102566982B
公开(公告)日：2014-06-11
申请号：CN201210005825.3
申请日：2012-01-10
Applicant: 复旦大学
Abstract: 本发明属于FPGA器件技术领域,具体为一种FPGA两级流水线配置电路。该电路由两块FIFO作为配置接口与配置控制逻辑之间的缓冲，配置控制逻辑由配置寄存器组、全局配置控制状态机、位流解析、配置地址产生、帧ECC电路、CRC32电路等组成。下载数据通路由下载FIFO经由下载数据寄存器送达FPGA配置阵列，回读数据通路由FPGA配置阵列经由回读数据寄存器送达回读FIFO。该结构采用两级流水线对数据的下载和回读进行控制，而且数据通路里不存在与数据流动方向相反的反馈握手信号，每条流水线的第一级均以最快速率读取数据,这种结构能够极大地提高数据下载回读的速度和吞吐率。
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公开(公告)号：CN102360566B
公开(公告)日：2013-11-27
申请号：CN201110229454.2
申请日：2011-08-11
Applicant: 复旦大学
IPC: G11C11/413
Abstract: 本发明属于微电子技术领域，具体为一种基于LUTFPGA的SRAM编程点抗幅照加固方法及其实现电路。本发明利用忆阻器的可编程特性，将其嵌入到传统的SRAM单元中，再添加写入电路。在使用时，通过对忆阻器进行编程，将其配置为非对称存储单元结构。忆阻器有高阻和低阻两种状态，其工艺与传统CMOS工艺兼容。这种非对称结构完全免疫于单粒子翻转（SEU）效应和单粒子引起的多位翻转（MBU）效应。
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公开(公告)号：CN102566982A
公开(公告)日：2012-07-11
申请号：CN201210005825.3
申请日：2012-01-10
Applicant: 复旦大学
Abstract: 本发明属于FPGA器件技术领域,具体为一种FPGA两级流水线配置电路。该电路由两块FIFO作为配置接口与配置控制逻辑之间的缓冲，配置控制逻辑由配置寄存器组、全局配置控制状态机、位流解析、配置地址产生、帧ECC电路、CRC32电路等组成。下载数据通路由下载FIFO经由下载数据寄存器送达FPGA配置阵列，回读数据通路由FPGA配置阵列经由回读数据寄存器送达回读FIFO。该结构采用两级流水线对数据的下载和回读进行控制，而且数据通路里不存在与数据流动方向相反的反馈握手信号，每条流水线的第一级均以最快速率读取数据,这种结构能够极大地提高数据下载回读的速度和吞吐率。
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