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公开(公告)号：CN117133335A
公开(公告)日：2023-11-28
申请号：CN202310591459.2
申请日：2023-05-24
Applicant: 意法半导体国际有限公司
IPC: G11C11/413 , G11C11/416 , G11C11/415
Abstract: 本公开涉及存储器内计算操作的位线读取的准确度。存储器内计算电路包括具有SRAM单元的存储器阵列，SRAM单元通过字线按行连接并且通过位线按列连接。行控制器电路同时并行致动字线以用于存储器内计算操作。列处理电路包括读取电路，其操作以减小对位线读取电流中的变量的敏感性。另外，测试电路感测互补位线上的模拟信号以将互补位线中的一者标识为具有较少变量的读取电流。所标识的互补位线中的一者耦合到用于存储器内计算操作的读取电路。
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公开(公告)号：CN114388029A
公开(公告)日：2022-04-22
申请号：CN202111228805.8
申请日：2021-10-21
Applicant: 意法半导体国际有限公司
Inventor： K·J·多里
IPC: G11C11/413 , G11C11/416
Abstract: 本公开的实施例涉及用于调节静态随机存取存储器的保持电压的电路装置。本文中公开的一种静态随机存取存储器(SRAM)设备包括在第一电压与第二电压之间被供电的SRAM单元的阵列。参考电压生成器生成与绝对温度成比例的参考电压，所述参考电压的幅度曲线是基于控制字。低压降放大器将所述第二电压设置并维持为等于所述参考电压。控制电路装置基于关于所述SRAM设备的工艺变化信息来生成所述控制字。在一个实例中，所述控制电路装置监测报警位单元且增量所述控制字，从而增大所述参考电压的所述幅度曲线，直到所述报警位单元故障。在另一实例中，所述控制电路装置测量环形振荡器的振荡频率，并且基于所测量振荡频率来选择所述控制字。
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公开(公告)号：CN109308926A
公开(公告)日：2019-02-05
申请号：CN201810759063.3
申请日：2018-07-11
Applicant: 意法半导体国际有限公司
IPC: G11C11/419
Abstract: 本公开涉及包括复制晶体管的SRAM读复用器。第一晶体管具有耦合至第二位线的第一导电端子、耦合至位线节点的第二导电端子以及通过第二控制信号偏置的控制端子。第二晶体管具有耦合至第二互补位线的第一导电端子、耦合至互补位线节点的第二导电端子和通过第二控制信号偏置的控制端子。第一复制晶体管具有耦合至第二位线的第一导电端子、耦合至互补位线节点的第二导电端子和偏置的控制端子，使得第一复制晶体管截止。第二复制晶体管具有耦合至第二互补位线的第一导电端子、耦合至位线节点的第二导电端子和被偏置的控制端子，使得第二复制晶体管截止。
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公开(公告)号：CN113013168B
公开(公告)日：2025-03-18
申请号：CN202011501881.7
申请日：2020-12-18
Applicant: 意法半导体国际有限公司
Abstract: 实施例公开了具有小面积和高效纵横比的SRAM布局。一种存储器单元，包括一组有源区，该有源区与一组栅极区交叠以形成成对的交叉耦合反相器。第一有源区沿第一轴线延伸。第一栅极区横向于第一有源区延伸并与第一有源区交叠，以形成该对交叉耦合反相器的第一晶体管。第二栅极区横向于第一有源区延伸并与第一有源区交叠，以形成该对交叉耦合反相器的第二晶体管。第二有源区沿第二轴线延伸并与第一栅极区交叠，以形成该对交叉耦合反相器的第三晶体管。第四有源区沿第三轴线延伸并与栅极区交叠，以形成读取端口的晶体管。
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公开(公告)号：CN117377309A
公开(公告)日：2024-01-09
申请号：CN202310824260.X
申请日：2023-07-06
Applicant: 意法半导体有限公司 , 意法半导体(克洛尔2)公司 , 意法半导体国际有限公司
Abstract: 本公开涉及具有静态随机存取存储器电路的绝缘体上硅半导体器件。在一个实施例中，半导体器件包括载体衬底，覆盖载体衬底的掩埋介电区，以及通过掩埋介电区与载体衬底分隔的半导体膜。NMOS晶体管和PMOS晶体管设置在半导体膜的表面并耦合在一起以形成静态随机存取存储器(SRAM)单元。NMOS晶体管和PMOS晶体管各自包括厚度大于3纳米的栅极介电层和半导体膜中的有源区。PMOS晶体管的有源区由硅锗合金形成。
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Patent Agency Ranking
公开(公告)号：CN117133334A
公开(公告)日：2023-11-28
申请号：CN202310590100.3
申请日：2023-05-24
Applicant: 意法半导体国际有限公司
IPC: G11C11/413 , G11C11/416
Abstract: 本公开涉及存储器内计算电路。存储器内计算电路包括存储器阵列，存储器阵列包括SRAM单元的子阵列，SRAM单元通过字线按行连接并且通过位线按列连接。行控制器电路选择性地致动子阵列上的字线以用于存储器内计算操作。用于每个子阵列的计算贴片电路包括用于每个位线的列计算电路。每列计算电路包括开关计时电路，该开关计时电路响应于由存储器内计算操作使能信号设置的持续时间内的位线上的权重数据而被致动。由开关计时电路供电的电流数模转换器操作以产生具有由用于存储器内计算操作的特征数据位控制的幅值的漏极电流。对漏极电流进行积分以产生输出电压。
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公开(公告)号：CN115602224A
公开(公告)日：2023-01-13
申请号：CN202210805151.9
申请日：2022-07-08
Applicant: 意法半导体国际有限公司(NL)
IPC: G11C11/418 , G11C11/419 , G11C5/14 , G11C7/12 , G11C8/08 , G06F12/1009 , G06F11/30
Abstract: 本公开的实施例涉及存储器内计算操作的选择性位线钳位控制。一种电路包括具有SRAM单元的存储器阵列，SRAM单元通过字线以行连接并且通过位线以列连接。行控制器电路通过用于每个行的字线驱动器电路同时致动并行字线，以用于存储器内计算操作。列处理电路响应于同时致动来处理位线上产生的模拟电压，以生成用于存储器内计算操作的决策输出。位线钳位电路包括将给定位线对上的模拟电压与阈值电压进行比较的感测电路。电压钳位电路响应于该比较而被致动，以阻止给定位线对上的模拟电压降低到钳位电压电平以下。
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公开(公告)号：CN107305780A
公开(公告)日：2017-10-31
申请号：CN201710254245.0
申请日：2017-04-18
Applicant: 意法半导体国际有限公司
IPC: G11C7/08 , G11C11/413
CPC classification number: G11C7/12 , G11C7/062 , G11C7/08 , G11C7/14 , G11C7/227 , G11C11/419 , G11C11/413
Abstract: 本公开涉及用于利用可变定时生成感测放大器使能信号的电路。例如，一种感测放大器使能信号生成电路，包括耦合至存储器的虚拟位线的输入端。电压比较器电路将该虚拟位线上的电压与阈值电压进行比较并在该电压下降低于这个阈值电压时生成输出信号。多位计数器电路响应于该输出信号计数一个计数值。上拉电路响应于该输出信号对该虚拟位线上的该电压进行上拉。计数比较器电路将该计数值与计数阈值进行比较并在该计数值等于该计数阈值时生成感测放大器使能信号。
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公开(公告)号：CN117133336A
公开(公告)日：2023-11-28
申请号：CN202310591668.7
申请日：2023-05-24
Applicant: 意法半导体国际有限公司
IPC: G11C11/413 , G11C11/416 , G11C11/415
Abstract: 一种存储器内计算电路包括存储器阵列，该存储器阵列具有通过字线按行连接和通过位线按列连接的SRAM单元。行控制器电路同时并行地致动字线以进行存储器内计算操作。列处理电路包括电流镜像电路，该电流镜像电路对响应于同时致动而在每个位线上形成的读取电流进行镜像以生成用于存储器内计算操作的决策输出。用于字线驱动器的偏置电压和电流镜像电路的配置在存储器内计算操作的执行期间抑制位线上的电压下降到位翻转电压以下。镜像读取电流由积分电容器积分以生成输出电压，该输出电压由模数转换器电路转换为数字信号。
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公开(公告)号：CN107305780B
公开(公告)日：2022-01-28
申请号：CN201710254245.0
申请日：2017-04-18
Applicant: 意法半导体国际有限公司
IPC: G11C7/08 , G11C11/413
Abstract: 本公开涉及用于利用可变定时生成感测放大器使能信号的电路。例如，一种感测放大器使能信号生成电路，包括耦合至存储器的虚拟位线的输入端。电压比较器电路将该虚拟位线上的电压与阈值电压进行比较并在该电压下降低于这个阈值电压时生成输出信号。多位计数器电路响应于该输出信号计数一个计数值。上拉电路响应于该输出信号对该虚拟位线上的该电压进行上拉。计数比较器电路将该计数值与计数阈值进行比较并在该计数值等于该计数阈值时生成感测放大器使能信号。
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