公开(公告)号：CN117153218A

公开(公告)日：2023-12-01

申请号：CN202310968651.9

申请日：2023-08-02

Applicant: 安徽大学

Inventor： 卢文娟 ,  张宇龙 ,  刘玉 ,  彭春雨 ,  戴成虎 ,  郝礼才 ,  李鑫 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/413 ,  G11C11/415 ,  G11C11/416

Abstract: 本发明涉及动态随机存取存储技术领域，具体涉及单bit权重产生单元、多bit权重产生单元、阵列组及计算宏。本发明的单bit权重产生单元包括n个标准6T‑SRAM单元和1个转置XNOR累加单元，将转置XNOR累加单元作为计算单元，并外接在标准6T‑SRAM上，进而实现多bit同或累加的推理和训练操作。本发明的多bit权重产生单元由4个单bit权重产生单元组成，阵列组由阵列分布的多bit权重产生单元组成、存内计算宏基于阵列组构建。本发明根据推理和训练操作的特点，制定了不同的量化方案，实现整合，对芯片资源进行有效的利用，解决了现有的推理‑训练芯片在推理操作时出现速度减慢、后向传播精确度降低的问题。

公开(公告)号：CN116844605A

公开(公告)日：2023-10-03

申请号：CN202210291688.8

申请日：2022-03-23

Applicant: 长鑫存储技术有限公司

Inventor： 黄泽群

IPC: G11C11/413 ,  G11C11/415

Abstract: 本公开实施例提供了一种信号采样电路以及半导体存储器，包括：输入采样电路，根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；逻辑运算电路，对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；指令译码电路，根据第二片选信号和片选时钟信号对初始指令信号进行译码和采样，得到目标指令信号；合并输出电路，根据片选时钟偶信号和片选时钟奇信号对第二命令地址奇信号和第二命令地址偶信号进行采样，得到第一目标地址信号；根据片选时钟奇信号和片选时钟偶信号对第二命令地址奇信号和第二命令地址偶信号进行采样，得到第二目标地址信号。本公开实施例能够改善信号时序偏差。

公开(公告)号：CN114064558A

公开(公告)日：2022-02-18

申请号：CN202010785113.2

申请日：2020-08-06

Applicant: 创耀(苏州)通信科技股份有限公司

Inventor： 不公告发明人

IPC: G06F15/78 ,  G06F21/76 ,  G06F21/79 ,  G11C8/10 ,  G11C11/415

Abstract: 本发明公开了一种SOC芯片，该芯片包括：嵌入式CPU，用于访问存储器，嵌入式CPU包括FPGA核单元；存储器与嵌入式CPU连接，用于存储所述SOC芯片产生的系统数据和用户数据；译码器，与嵌入式CPU和存储器分别连接，用于完成从嵌入式CPU的地址到存储器的物理地址的地址译码；访问控制器，与嵌入式CPU和存储器相连，用于完成嵌入式CPU的地址访问存储器的时序控制；保护器，与嵌入式CPU和译码器相连，用于打开或关闭存储器的访问通道以及非法访问的界定；双路以太网PHY接口，与FPGA核单元连接，用于连接到以太网或者其他SOC芯片。本发明通过在SOC芯片中增加访问控制器和保护器，拦截外部非法访问，大大提高了SOC芯片的安全性。

公开(公告)号：CN113140246A

公开(公告)日：2021-07-20

申请号：CN202110517429.8

申请日：2021-05-12

Applicant: 南京博芯电子技术有限公司

Inventor： 王镇

IPC: G11C11/415 ,  G11C11/416

Abstract: 一种流水线SRAM及其运算方法，属于专用集成电路设计技术领域。流水线SRAM包括：双字线存储单元、字线控制电路、时钟电路、电容共享型复制位线电路；采用双字线存储单元，解决了SRAM连续读操作时字线重叠引起的时序问题，有效地降低了SRAM读写操作延时。同时，通过电容共享型复制位线电路降低灵敏放大器使能延时变化，提高了电路的抗工艺偏差能力，从而提升了SRAM的性能和能效。流水线SRAM将一次SRAM操作划分为三个步骤进行，因此解决了低电压下SRAM性能恶化的问题。

公开(公告)号：CN107093445B

公开(公告)日：2021-06-04

申请号：CN201610887820.6

申请日：2012-02-28

Applicant: 瑞萨电子株式会社

Inventor： 田中信二 ,  藪内诚 ,  良田雄太

IPC: G11C7/08 ,  G11C7/22 ,  G11C8/08 ,  G11C8/10 ,  G11C11/415 ,  G11C11/419

Abstract: 本发明提供一种具有存储器的半导体器件，所述存储器在操作时序上的变化减少。例如，所述半导体器件设置有与位线正本并排布置的虚设位线和顺序耦合至所述虚设位线的列方向负载电路。各列方向负载电路设置有固定在截止状态的多个NMOS晶体管，所述多个NMOS晶体管中的预先确定的一些NMOS晶体管使源极和漏极适当地耦合至所述虚设位线中的任一个虚设位线。将伴随预先确定的NMOS晶体管的扩散层电容的负载电容加至所述虚设位线，并且对应于所述负载电容，设置从译码激活信号至虚设位线信号的延迟时间。当设置读出放大器的启动时序时，采用所述虚设位线信号。

公开(公告)号：CN116844605B

公开(公告)日：2024-05-03

申请号：CN202210291688.8

申请日：2022-03-23

Applicant: 长鑫存储技术有限公司

Inventor： 黄泽群

IPC: G11C11/413 ,  G11C11/415

Abstract: 本公开实施例提供了一种信号采样电路以及半导体存储器，包括：输入采样电路，根据第一时钟信号分别对第一片选信号和第一命令地址信号进行采样处理，得到第二片选信号和第二命令地址信号；逻辑运算电路，对第一时钟信号和第二片选信号进行逻辑运算，得到片选时钟信号；指令译码电路，根据第二片选信号和片选时钟信号对初始指令信号进行译码和采样，得到目标指令信号；合并输出电路，根据片选时钟偶信号和片选时钟奇信号对第二命令地址奇信号和第二命令地址偶信号进行采样，得到第一目标地址信号；根据片选时钟奇信号和片选时钟偶信号对第二命令地址奇信号和第二命令地址偶信号进行采样，得到第二目标地址信号。本公开实施例能够改善信号时序偏差。

公开(公告)号：CN117133335A

公开(公告)日：2023-11-28

申请号：CN202310591459.2

申请日：2023-05-24

Applicant: 意法半导体国际有限公司

Inventor： K·J·多里 ,  N·乔拉 ,  P·库玛 ,  H·拉瓦特 ,  M·阿尤蒂亚瓦斯

IPC: G11C11/413 ,  G11C11/416 ,  G11C11/415

Abstract: 本公开涉及存储器内计算操作的位线读取的准确度。存储器内计算电路包括具有SRAM单元的存储器阵列，SRAM单元通过字线按行连接并且通过位线按列连接。行控制器电路同时并行致动字线以用于存储器内计算操作。列处理电路包括读取电路，其操作以减小对位线读取电流中的变量的敏感性。另外，测试电路感测互补位线上的模拟信号以将互补位线中的一者标识为具有较少变量的读取电流。所标识的互补位线中的一者耦合到用于存储器内计算操作的读取电路。

公开(公告)号：CN115206377A

公开(公告)日：2022-10-18

申请号：CN202210498979.4

申请日：2022-05-09

Applicant: 中国人民武装警察部队海警学院

Inventor： 温亮 ,  孟增辉 ,  左开伟 ,  路士兵 ,  卫国华

IPC: G11C11/415 ,  G11C11/416

Abstract: 本发明公开了一种内嵌交叉结构的亚阈值P‑P‑N型10管存储单元，包括一对内嵌交叉结构的交叉耦合P‑P‑N型反相器、两组NMOS传输管、四个存储结点、字线WL、写字线WWL和一对位线，第一P‑P‑N型反相器包括第一PMOS管、第二PMOS管和第一NMOS管，第二P‑P‑N型反相器包括第三PMOS管、第四PMOS管和第二NMOS管，第一组NMOS传输管包括第三NMOS管和第四NMOS管，第二组NMOS传输管包括第五NMOS管和第六NMOS管；优点是能够在亚阈值电压下工作，具有非常高的读、写噪声容限，不容易受到噪声的干扰，不需要额外配备读、写辅助电路，具有较高读、写稳定性。

公开(公告)号：CN103198859A

公开(公告)日：2013-07-10

申请号：CN201210399145.4

申请日：2012-10-19

Applicant: 爱思开海力士有限公司

Inventor： 高福林

IPC: G11C11/408 ,  G11C11/415 ,  G11C11/4195

CPC classification number: G11C7/109 ,  G11C8/18 ,  G11C29/023 ,  G11C29/028

Abstract: 本发明公开了一种半导体系统、半导体器件、以及控制命令/地址信号的建立/保持时间的方法。所述半导体系统包括：控制器，被配置成输出时钟使能信号、第一命令/地址信号至第三命令/地址信号、芯片选择信号、第一进入命令和第二进入命令以及退出命令，并且接收输出信号；以及半导体器件，被配置成响应于芯片选择信号和第一进入命令而锁存第一命令/地址信号和第二命令/地址信号并传送输出信号，响应于芯片选择信号和第二进入命令而锁存第一命令/地址信号和第三命令/地址信号并传送输出信号，以及响应于时钟使能信号和退出命令信号而传送由第一命令/地址信号至第三命令/地址信号产生的数据作为输出信号。

公开(公告)号：CN101038787A

公开(公告)日：2007-09-19

申请号：CN200710085584.7

申请日：2007-03-12

Applicant: 奇景光电股份有限公司

Inventor： 江政隆 ,  邱明正

IPC: G11C11/41 ,  G11C11/413 ,  G11C11/415 ,  G11C11/418

CPC classification number: G11C11/412 ,  G11C11/413

Abstract: 一种静态随机存取存储器器件，其包含多行的静态随机存取存储器单元，以及一个线缓冲器静态随机存取存储器单元。每一列静态随机存取存储器单元是由一个字线所控制。该线缓冲器静态随机存取存储器单元耦接到该多行的静态随机存取存储器单元，并由一个读取使能线所控制。当字线上的信号被启动后，读取使能线的信号就会被启动，其中，在所述读取使能线上的被启动信号的持续时间与在所述字线上的被启动信号的持续时间有部份重叠。该提供给线缓冲器静态随机存取存储器单元的电源被选择性地切断。此外，在读取使能线上的信号被取消时，则提供电源给该线缓冲器静态随机存取存储器单元。