公开(公告)号：CN117371371A

公开(公告)日：2024-01-09

申请号：CN202311273502.7

申请日：2023-09-28

Applicant: 无锡北京大学电子设计自动化研究院

Inventor： 林亦波 ,  郭资政 ,  张作栋 ,  江循 ,  王润声 ,  黄如

IPC: G06F30/3308 ,  G06F30/327

Abstract: 本申请涉及一种电路门级逻辑仿真方法、装置、计算机设备和存储介质。所述方法包括：对仿真电路的逻辑单元库进行预处理，获得逻辑扩展状态表；根据预设处理算法对仿真电路进行并行分析，获得目标并行计算方案；基于目标并行计算方案和逻辑扩展状态表进行仿真，获得目标逻辑仿真结果。采用本方法能够实现了灵活、通用的并行门级逻辑仿真、节省仿真计算的成本以及加快并行计算的执行效率。

公开(公告)号：CN119476155A

公开(公告)日：2025-02-18

申请号：CN202411597634.X

申请日：2024-11-11

Applicant: 无锡北京大学电子设计自动化研究院

Inventor： 林亦波 ,  郭资政 ,  张作栋 ,  王润声 ,  黄如

IPC: G06F30/3312

Abstract: 本申请涉及一种集成电路延迟确定方法、装置、设备、介质和产品，其中方法包括：获取目标集成电路的时钟线网的有向无环图、预设的时序路径集合以及时序例外集合，其中，时序例外集合中包括各种时序例外对应的子图规则；根据子图规则中的关键节点，确定各时序例外路径对应的影响区域，并根据预设的微指令编译方法，确定影响区域内各个影响节点的微指令；根据微指令对各影响节点进行分类讨论，并根据分类讨论的结果确定各影响节点对应的一个或多个标签，以根据标签得到时序例外标签图，标签中存储有各影响节点的延迟，以实现目标集成电路的延迟最小值和延迟最大值的确定。本申请采用上述方法可以提升集成电路延迟确定方法的效率以及可靠性。