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公开(公告)号:CN1523675A
公开(公告)日:2004-08-25
申请号:CN200410001558.8
申请日:2004-01-13
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/11 , H01L21/336 , H01L21/8234
CPC classification number: H01L27/11 , H01L21/823412 , H01L27/1052
Abstract: 本发明公开了一种半导体器件及其制造方法。目的在于:在抑制逆窄现象的同时,把窄栅极宽度的MIS晶体管和宽栅极宽度的MIS晶体管的阈值电压控制在同一程度上。通过以抗蚀膜5及保护绝缘膜3a为注入屏蔽的,在与栅极宽度方向平行的剖面上,从与半导体衬底1的主面垂线倾斜10°~30°的方向,进行阈值控制用杂质的离子注入,来在SRAM的存储单元MIS晶体管Mtrs的活性区域的中央部形成相互重叠的第一低浓度杂质注入区域6。并且,在形成元件隔离7之后,进行不用注入屏蔽的离子注入,在各个MIS晶体管Ltr、Mtrs、Mtrl的活性区域上形成第二低浓度杂质注入区域9。因此在制造工序结束后,所形成的各个MIS晶体管Ltr、Mtrs、Mtrl都含有相同的阈值电压。
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公开(公告)号:CN102549737A
公开(公告)日:2012-07-04
申请号:CN201080037142.5
申请日:2010-03-30
Applicant: 松下电器产业株式会社
IPC: H01L21/82 , H01L21/8234 , H01L27/06
CPC classification number: H01L27/0629
Abstract: 半导体装置具备:具有栅极电极(152)的MIS晶体管、电熔丝。栅极电极(152)具有形成在半导体基板(100)上的栅极绝缘膜(101a)、形成在栅极绝缘膜(101a)上或上方的第一多晶硅层(103a)、形成在第一多晶硅层(103a)上的第一硅化物层(104a),电熔丝具有形成在半导体基板(100)上的绝缘膜(101b)、形成在绝缘膜(101b)上或上方的第二多晶硅层(103b)、形成在第二多晶硅层(103b)上的第二硅化物层(104b)。
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公开(公告)号:CN1893085A
公开(公告)日:2007-01-10
申请号:CN200610100745.0
申请日:2006-07-04
Applicant: 松下电器产业株式会社
IPC: H01L27/11 , H01L21/8244 , H01L21/76
CPC classification number: H01L27/11
Abstract: 提供具有因为元件隔离区域的应力抑制了金属绝缘体半导体晶体管的特性变动的静态随机访问存储器的半导体装置及其制造方法。使第一存取晶体管(TrA1)的激活区域和衬底接触点区域(Rsub)从平面看成为一体地形成隔离绝缘膜(26)。并且,位于第一存取晶体管(TrA1)的激活区域和衬底接触点区域(Rsub)之间的半导体衬底(11)上形成虚设栅极电极(16c)。并将虚设栅极电极(16c)与衬底接触点区域(Rsub)的p型杂质区域(19)电连接。
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公开(公告)号:CN101350353A
公开(公告)日:2009-01-21
申请号:CN200810135866.8
申请日:2008-07-17
Applicant: 松下电器产业株式会社
Inventor: 山田隆顺
IPC: H01L27/088 , H01L27/06 , H01L29/78 , H01L21/8234 , H01L21/822 , H01L21/336
CPC classification number: H01L21/823814 , H01L21/823807 , H01L21/823864 , H01L21/823871 , H01L29/7843
Abstract: 一种半导体装置,其中,第一MIS晶体管具备:在第一活性区域中的第一侧壁衬垫的外侧方下形成的第一源极漏极区域(108a);在第一源极漏极区域上形成的第一硅化物膜(112a);和形成于半导体基板上、在第一活性区域中的栅极长度方向产生应力的应力绝缘膜(114),第二MIS晶体管具备:在第二活性区域中的第二侧壁衬垫的外侧方下形成的第二源极漏极区域(108b);形成于第二栅极电极、第二侧壁衬垫及第二源极漏极区域的一部分上,由第一保护绝缘膜(109b)和第二保护绝缘膜(110b)构成的第一保护膜(111b);在第二源极漏极区域上形成的第二硅化物膜(112b);和应力绝缘膜。从而,在源极漏极区域上具有硅化物膜的晶体管中,防止产生接合泄漏。
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公开(公告)号:CN1316630C
公开(公告)日:2007-05-16
申请号:CN200410001558.8
申请日:2004-01-13
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/11 , H01L21/336 , H01L21/8234
CPC classification number: H01L27/11 , H01L21/823412 , H01L27/1052
Abstract: 本发明公开了一种半导体器件及其制造方法。目的在于:在抑制逆窄现象的同时,把窄栅极宽度的MIS晶体管和宽栅极宽度的MIS晶体管的阈值电压控制在同一程度上。通过以抗蚀膜5及保护绝缘膜3a为注入屏蔽的,在与栅极宽度方向平行的剖面上,从与半导体衬底1的主面垂线倾斜10°~30°的方向,进行阈值控制用杂质的离子注入,来在SRAM的存储单元MIS晶体管Mtrs的活性区域的中央部形成相互重叠的第一低浓度杂质注入区域6。并且,在形成元件隔离7之后,进行不用注入屏蔽的离子注入,在各个MIS晶体管Ltr、Mtrs、Mtrl的活性区域上形成第二低浓度杂质注入区域9。因此在制造工序结束后,所形成的各个MIS晶体管Ltr、Mtrs、Mtrl都含有相同的阈值电压。
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公开(公告)号:CN1893084A
公开(公告)日:2007-01-10
申请号:CN200610100743.1
申请日:2006-07-04
Applicant: 松下电器产业株式会社
IPC: H01L27/11 , H01L27/088 , H01L27/02
CPC classification number: H01L27/11 , H01L27/0203 , Y10S257/903
Abstract: 在包括栅极长度方向中从栅极电极端部到半导体区域端部为止的距离不同的复数个金属绝缘体半导体晶体管的半导体装置中,使各晶体管的特性一致。第一半导体区域(RP1)的栅极长度方向的宽度(F1a、F1b),形成的比第二半导体区域(RP2)的栅极长度方向的宽度(F2a、F2b)小。这种情况下,第一半导体区域RP1的栅极宽度方向的宽度(W1),形成的比第二半导体区域(RP2)的栅极宽度方向的宽度(W2)宽。
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公开(公告)号:CN102549737B
公开(公告)日:2014-09-24
申请号:CN201080037142.5
申请日:2010-03-30
Applicant: 松下电器产业株式会社
IPC: H01L21/82 , H01L21/8234 , H01L27/06
CPC classification number: H01L27/0629
Abstract: 半导体装置具备:具有栅极电极(152)的MIS晶体管、电熔丝。栅极电极(152)具有形成在半导体基板(100)上的栅极绝缘膜(101a)、形成在栅极绝缘膜(101a)上或上方的第一多晶硅层(103a)、形成在第一多晶硅层(103a)上的第一硅化物层(104a),电熔丝具有形成在半导体基板(100)上的绝缘膜(101b)、形成在绝缘膜(101b)上或上方的第二多晶硅层(103b)、形成在第二多晶硅层(103b)上的第二硅化物层(104b)。
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公开(公告)号:CN1284243C
公开(公告)日:2006-11-08
申请号:CN03800231.0
申请日:2003-02-14
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , H01L21/8242 , H01L27/10
CPC classification number: H01L27/10882 , H01L27/10829 , H01L27/10894 , Y10S257/905 , Y10S257/908
Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器,在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管,源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖,硅化物层未形成于源极扩散层(18)上。此外,设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31),此屏蔽线(33)设于和位线(32)相同布线层。
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公开(公告)号:CN1507658A
公开(公告)日:2004-06-23
申请号:CN03800231.0
申请日:2003-02-14
Applicant: 松下电器产业株式会社
IPC: H01L27/108 , H01L21/8242 , H01L27/10
CPC classification number: H01L27/10882 , H01L27/10829 , H01L27/10894 , Y10S257/905 , Y10S257/908
Abstract: 本发明提供一种以简易工序可实现希望电容的DRAM的半导体器件及其制造方法。在存储器区域设有存储单元晶体管和沟渠型电容器,在逻辑电路区域设有CMOS的各晶体管。设有位线接点(31)和延伸于层间绝缘膜(30)上的位线(31)。在存储单元晶体管,源极扩散层(18)为两个绝缘膜侧壁(25a、25b)所覆盖,硅化物层未形成于源极扩散层(18)上。此外,设有贯通层间绝缘膜(30)而连接屏蔽线(33)和板形电极(16b)的板形电极接点(31),此屏蔽线(33)设于和位线(32)相同布线层。
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