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公开(公告)号：CN1716591A
公开(公告)日：2006-01-04
申请号：CN200510080289.3
申请日：2005-06-28
Applicant: 松下电器产业株式会社
Inventor： 筒井将史
IPC: H01L23/525 , H01L27/04 , H01L21/768 , H01L21/82
CPC classification number: H01L23/5256 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的熔丝元件4，由：第一区域4a即遮断电路的部分、接在第一区域4a的两端、图案宽度比第一区域4a还宽的第二区域4b及第三区域4c构成。熔丝元件4中的第二区域4b、第一区域4a及第三区域4c中的一部分形成在厚膜绝缘膜2上，第三区域4c中的其它部分则形成在薄膜绝缘膜3上。因为熔丝元件4中所产生的热很难通过厚膜绝缘膜2散发到半导体衬底1中，却很容易通过薄膜绝缘膜3散发到半导体衬底1中，所以熔丝元件4内的温度变化和温度斜率就变大。结果是，很容易电气上切断第一区域4a。于是，本发明能提供一种具有容易从电气上切断的熔丝元件的半导体器件及其制造方法。
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公开(公告)号：CN100444376C
公开(公告)日：2008-12-17
申请号：CN200510080289.3
申请日：2005-06-28
Applicant: 松下电器产业株式会社
Inventor： 筒井将史
IPC: H01L23/525 , H01L27/04 , H01L21/768 , H01L21/82
CPC classification number: H01L23/5256 , H01L2924/0002 , H01L2924/00
Abstract: 本发明的熔丝元件(4)，包括：第一区域(4a)即遮断电路的部分；接在第一区域(4a)的两端、图案宽度比第一区域(4a)宽的第二区域(4b)及第三区域(4c)。第二区域(4b)、第一区域(4a)及第三区域(4c)中的一部分形成在厚膜绝缘膜(2)上，第三区域(4c)中的其它部分形成在薄膜绝缘膜(3)上。因为熔丝元件(4)中所产生的热很难通过厚膜绝缘膜(2)散发到半导体衬底(1)中，却很容易通过薄膜绝缘膜(3)散发到半导体衬底(1)中，所以熔丝元件(4)内的温度变化和温度斜率变大，从而很容易电气上切断第一区域(4a)。于是，本发明能提供一种具有容易从电气上切断的熔丝元件的半导体器件及其制造方法。
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公开(公告)号：CN101075638A
公开(公告)日：2007-11-21
申请号：CN200710104114.0
申请日：2007-05-16
Applicant: 松下电器产业株式会社
Inventor： 筒井将史
IPC: H01L29/78 , H01L29/423 , H01L27/04 , H01L21/336 , H01L21/28 , H01L21/822
CPC classification number: H01L21/823412 , H01L21/823468 , H01L21/823481 , H01L21/823807 , H01L21/823864 , H01L21/823878 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/7842 , H01L29/7843
Abstract: 本发明公开了一种半导体器件及其制造方法。该半导体器件包括：由元件隔离区域11包围的第一活性区域10a，形成在第一活性区域10a上且具有突出在元件隔离区域11上的突出部分的第一栅电极13a，第一侧壁绝缘膜15a、16a，与第一栅电极13a的突出部分在栅极宽度方向上留有间隔而形成的辅助图案13b，第二侧壁绝缘膜15b、16b，具有内部应力的应力绝缘膜19。第一栅电极13a和辅助图案13b之间的间隔小于第一侧壁绝缘膜15a、15b的膜厚与第二侧壁绝缘膜15b、16b的膜厚之和与应力绝缘膜19的膜厚的2倍值的合计值。
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公开(公告)号：CN1574399A
公开(公告)日：2005-02-02
申请号：CN200410059271.0
申请日：2004-06-15
Applicant: 松下电器产业株式会社
IPC: H01L29/786 , H01L27/092 , H01L21/336 , H01L21/8238
CPC classification number: H01L29/7843 , H01L21/823807 , H01L21/823814 , H01L27/092
Abstract: 本发明涉及具备高速工作的MISFET的半导体器件及其制造方法。半导体器件具备由在nMISFET的源·漏区(3a、4a)上形成的氮化硅膜构成的第1种内部应力膜(8a)和由在pMISFET的源·漏区(3b、4b)上形成的TEOS膜构成的第2种内部应力膜(8b)。利用第1种内部应力膜(8a)在nMISFET的沟道区中在电子的移动方向上产生拉伸应力，以提高电子的迁移率。利用第2种内部应力膜(8b)在pMISFET的沟道区中在空穴的移动方向上产生压缩应力，以提高空穴的迁移率。
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Patent Agency Ranking
公开(公告)号：CN101075638B
公开(公告)日：2010-07-21
申请号：CN200710104114.0
申请日：2007-05-16
Applicant: 松下电器产业株式会社
Inventor： 筒井将史
IPC: H01L29/78 , H01L29/423 , H01L27/04 , H01L21/336 , H01L21/28 , H01L21/822
CPC classification number: H01L21/823412 , H01L21/823468 , H01L21/823481 , H01L21/823807 , H01L21/823864 , H01L21/823878 , H01L29/665 , H01L29/6653 , H01L29/6656 , H01L29/6659 , H01L29/7842 , H01L29/7843
Abstract: 本发明公开了一种半导体器件及其制造方法。该半导体器件包括：由元件隔离区域11包围的第一活性区域10a，形成在第一活性区域10a上且具有突出在元件隔离区域11上的突出部分的第一栅电极13a，第一侧壁绝缘膜15a、16a，与第一栅电极13a的突出部分在栅极宽度方向上留有间隔而形成的辅助图案13b，第二侧壁绝缘膜15b、16b，具有内部应力的应力绝缘膜19。第一栅电极13a和辅助图案13b之间的间隔小于第一侧壁绝缘膜15a、15b的膜厚与第二侧壁绝缘膜15b、16b的膜厚之和与应力绝缘膜19的膜厚的2倍值的合计值。
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公开(公告)号：CN101038934A
公开(公告)日：2007-09-19
申请号：CN200710101226.0
申请日：2004-06-15
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/092
CPC classification number: H01L29/7843 , H01L21/823807 , H01L21/823814 , H01L27/092
Abstract: 一种具有MISFET的半导体器件，MISFET具备：有源区，其由半导体衬底构成；栅绝缘膜，其形成在上述有源区之上；栅电极，其形成在上述栅绝缘膜之上；源·漏区，其形成在位于上述半导体衬底中上述栅电极的两侧方的区域中；以及内部应力膜，其形成在上述源·漏区之上，在位于上述有源区中上述栅电极下方的沟道区中的栅长方向上产生应力，上述内部应力膜，未形成在上述栅电极的上面上。可提高电子或空穴的迁移率。
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公开(公告)号：CN103703759A
公开(公告)日：2014-04-02
申请号：CN201280037094.9
申请日：2012-07-30
Applicant: 松下电器产业株式会社
IPC: H04N5/357 , H04N5/359 , H04N5/3745
CPC classification number: H04N5/3742 , H04N5/3575 , H04N5/363 , H04N5/374 , H04N5/3745
Abstract: 本发明具备：外延层（2）；多个像素电极（11）；被形成在多个像素电极上，将光转换成电信号的光电转换膜（12）；被形成在光电转换膜（12）上的透明电极（13）；以与多个像素电极（11）分别对应的方式被形成在外延层（2）内，并与对应的像素电极（11）电连接，对通过光电转换而在光电转换膜（12）生成的电荷进行蓄积的n型电荷蓄积区域（14）；以与电荷蓄积区域（14）的底部分别接触的方式被形成在外延层（2）内的p型电荷势垒区域（21）；以与电荷势垒区域（21）的底部分别接触的方式被形成在外延层（2）内的n型电荷排出区域（22）。
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公开(公告)号：CN100499168C
公开(公告)日：2009-06-10
申请号：CN200710101226.0
申请日：2004-06-15
Applicant: 松下电器产业株式会社
IPC: H01L29/78 , H01L27/092
CPC classification number: H01L29/7843 , H01L21/823807 , H01L21/823814 , H01L27/092
Abstract: 一种具有MISFET的半导体器件，MISFET具备：有源区，其由半导体衬底构成；栅绝缘膜，其形成在上述有源区之上；栅电极，其形成在上述栅绝缘膜之上；源·漏区，其形成在位于上述半导体衬底中上述栅电极的两侧方的区域中；以及内部应力膜，其形成在上述源·漏区之上，在位于上述有源区中上述栅电极下方的沟道区中的栅长方向上产生应力，上述内部应力膜，未形成在上述栅电极的上面上。可提高电子或空穴的迁移率。
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公开(公告)号：CN1317772C
公开(公告)日：2007-05-23
申请号：CN200410059271.0
申请日：2004-06-15
Applicant: 松下电器产业株式会社
IPC: H01L29/786 , H01L27/092 , H01L21/336 , H01L21/8238
CPC classification number: H01L29/7843 , H01L21/823807 , H01L21/823814 , H01L27/092
Abstract: 本发明涉及具备高速工作的MISFET的半导体器件及其制造方法。半导体器件具备由在nMISFET的源·漏区(3a、4a)上形成的氮化硅膜构成的第1种内部应力膜(8a)和由在pMISFET的源·漏区(3b、4b)上形成的TEOS膜构成的第2种内部应力膜(8b)。利用第1种内部应力膜(8a)在nMISFET的沟道区中在电子的移动方向上产生拉伸应力，以提高电子的迁移率。利用第2种内部应力膜(8b)在pMISFET的沟道区中在空穴的移动方向上产生压缩应力，以提高空穴的迁移率。
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