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公开(公告)号：CN100530655C
公开(公告)日：2009-08-19
申请号：CN200510116453.1
申请日：2005-10-21
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , H01L27/115 , H01L21/8239 , H01L21/8247
CPC classification number: H01L27/11568 , H01L21/823878 , H01L27/105 , H01L27/1052 , H01L27/11573 , H01L29/792 , Y10S438/954
Abstract: 本发明的半导体装置具有：存储部(100)，其形成在半导体基板(51)上，具有第1晶体管及绝缘分离该第1晶体管的第1STI区域(52)，该第1晶体管具有在半导体基板(51)与存储部电极(58)之间可积累电荷的ONO膜(56)；和CMOS部(200)，其形成在半导体基板(51)上，具有第2晶体管及绝缘分离该第2晶体管的第2STI区域(53)，该第2晶体管具有CMOS部电极(59)及栅绝缘膜(57)。第1STI区域(52)的上面的高度设定为与第2STI区域(53)的上面的高度相等或者比其低。因此，可以防止存储部中的扩散层电阻的增大，还可进一步防止在硅化扩散层的情况下产生的硅化细线电阻的增大以及接触器的接合边界的减小。
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公开(公告)号：CN1851922A
公开(公告)日：2006-10-25
申请号：CN200610051593.X
申请日：2006-03-06
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , H01L21/8239
CPC classification number: H01L27/11568 , H01L27/115
Abstract: 彼特线绝缘膜形成后不大幅度扩散彼特线扩散层，充分确保连接部的面积，在该连接部抑制扩散层阻抗增大的同时，谋求存储单元的精细化。半导体装置，具有形成在半导体衬底(1)上部的，分别沿行的方向延伸的复数层彼特线扩散层(2)，在上述各彼特线扩散层(2)上分别形成的复数层彼特线绝缘膜(3)，在各彼特线扩散层(2)之间形成的复数层栅极绝缘膜(10)以及在各彼特线绝缘膜(3)及各栅极绝缘膜(3)交叉的复数条字线(4)。在半导体衬底(1)的上部，形成了具有与各彼特线扩散层(2)分别电连接的连接部(6a)的复数层连接扩散层(6)，在半导体衬底(1)中各连接部(6a)的上表面，比各连接扩散层(6)的上表面低。
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Patent Agency Ranking
公开(公告)号：CN1763960A
公开(公告)日：2006-04-26
申请号：CN200510116453.1
申请日：2005-10-21
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , H01L27/115 , H01L21/8239 , H01L21/8247
CPC classification number: H01L27/11568 , H01L21/823878 , H01L27/105 , H01L27/1052 , H01L27/11573 , H01L29/792 , Y10S438/954
Abstract: 本发明的半导体装置具有：存储部(100)，其形成在半导体基板(51)上，具有第1晶体管及绝缘分离该第1晶体管的第1STI区域(52)，该第1晶体管具有在半导体基板(51)与存储部电极(58)之间可积累电荷的ONO膜(56)；和CMOS部(200)，其形成在半导体基板(51)上，具有第2晶体管及绝缘分离该第2晶体管的第2STI区域(53)，该第2晶体管具有CMOS部电极(59)及栅绝缘膜(57)。第1STI区域(52)的上面的高度设定为与第2STI区域(53)的上面的高度相等或者比其低。因此，可以防止存储部中的扩散层电阻的增大，还可进一步防止在硅化扩散层的情况下产生的硅化细线电阻的增大以及接触器的接合边界的减小。
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公开(公告)号：CN1851922B
公开(公告)日：2011-05-11
申请号：CN200610051593.X
申请日：2006-03-06
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , H01L21/8239
CPC classification number: H01L27/11568 , H01L27/115
Abstract: 彼特线绝缘膜形成后不大幅度扩散彼特线扩散层，充分确保连接部的面积，在该连接部抑制扩散层阻抗增大的同时，谋求存储单元的精细化。半导体装置，具有形成在半导体衬底(1)上部的，分别沿行的方向延伸的复数层彼特线扩散层(2)，在上述各彼特线扩散层(2)上分别形成的复数层彼特线绝缘膜(3)，在各彼特线扩散层(2)之间形成的复数层栅极绝缘膜(10)以及在各彼特线绝缘膜(3)及各栅极绝缘膜(3)交叉的复数条字线(4)。在半导体衬底(1)的上部，形成了具有与各彼特线扩散层(2)分别电连接的连接部(6a)的复数层连接扩散层(6)，在半导体衬底(1)中各连接部(6a)的上表面，比各连接扩散层(6)的上表面低。
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公开(公告)号：CN100466261C
公开(公告)日：2009-03-04
申请号：CN200510072638.7
申请日：2005-05-17
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , H01L21/8239
CPC classification number: H01L27/115 , H01L27/11519 , H01L27/11568
Abstract: 本发明公开了一种半导体存储装置及其制造方法。本发明的目的在于：对于半导体存储装置，特别是对于同时设有逻辑区域、和具有扩散布线层结构的存储器区域的半导体存储装置中的栅极电极等的尺寸细微化，能够更进一步地降低栅极电阻值。半导体存储装置，具有：作为存储器区域的第1活性区域103，其中，该存储器区域，形成在半导体衬底101上，通过相互交叉的多个杂质扩散层(比特线)107和多个栅极电极(字线)105将分别含有存储器晶体管的多个存储器单元呈矩阵状设置而成。各存储器晶体管的栅极电极105，具有其上面的中央部从边缘部向上方突出的突出部分，在各存储器晶体管的栅极电极105中的突出部分的上面，分别形成有硅化物层109。
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公开(公告)号：CN1738028A
公开(公告)日：2006-02-22
申请号：CN200510091436.7
申请日：2005-08-10
Applicant: 松下电器产业株式会社
IPC: H01L21/8239
CPC classification number: H01L27/115 , H01L27/11568
Abstract: 本发明的半导体制造方法，在p型的半导体基板(11)上，形成积蓄电荷的ONO膜(12a)。在ONO膜(12)上形成开口部(12d)，从形成的开口部(12d)向半导体基板(11)注入砷离子，从而在半导体基板(11)的各开口部(12d)的下侧部位形成n型扩散层(14)。形成覆盖ONO膜(12)的开口部(12d)的端部的保护氧化膜(15)，在含氧的气体介质中，隔着保护氧化膜(15)对半导体基板(11)进行热处理，将各n型扩散层(14)的上部氧化，从而在各n型扩散层(14)的上部形成比特线氧化膜(16)。在ONO膜(12)上形成导电体膜，从而形成字线(17)。可防止具有陷阱膜的存储单元的数据保持特性的劣化。
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公开(公告)号：CN1728388A
公开(公告)日：2006-02-01
申请号：CN200510072638.7
申请日：2005-05-17
Applicant: 松下电器产业株式会社
IPC: H01L27/105 , H01L21/8239
CPC classification number: H01L27/115 , H01L27/11519 , H01L27/11568
Abstract: 本发明公开了一种半导体存储装置及其制造方法。本发明的目的在于：对于半导体存储装置，特别是对于同时设有逻辑区域、和具有扩散布线层结构的存储器区域的半导体存储装置中的栅极电极等的尺寸细微化，能够更进一步地降低栅极电阻值。半导体存储装置，具有：作为存储器区域的第1活性区域103，其中，该存储器区域，形成在半导体衬底101上，通过相互交叉的多个杂质扩散层(比特线)107和多个栅极电极(字线)105将分别含有存储器晶体管的多个存储器单元呈矩阵状设置而成。各存储器晶体管的栅极电极105，具有其上面的中央部从边缘部向上方突出的突出部分，在各存储器晶体管的栅极电极105中的突出部分的上面，分别形成有硅化物层109。
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