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公开(公告)号：CN100541431C
公开(公告)日：2009-09-16
申请号：CN200710142349.9
申请日：2004-12-24
Applicant: 松下电器产业株式会社
IPC: G06F9/445
CPC classification number: G06F11/1417 , G06F11/1004
Abstract: 本发明公开了一种信息处理设备和用于该设备的ROM图像生成设备，其中，在电力激活之后，传送器14检查具有所分配的第一错误校验码114并且存储在第一存储装置11中的引导程序111，使所述引导程序111经历检错/纠错过程，并将所述引导程序111传送到第二存储装置12。如果通过执行第二存储装置12上的引导程序111而正确地完成传送，CPU 10就为具有所分配的第二错误校验码115的主程序112执行检错/纠错过程，并将主程序112传送到第三存储装置13，在此之后CPU的控制分支到第三存储装置13上的主程序112。结果，能够在不采用NOR型快闪存储器的情况下执行系统引导。
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公开(公告)号：CN1932783A
公开(公告)日：2007-03-21
申请号：CN200610153489.1
申请日：2006-09-15
Applicant: 松下电器产业株式会社
IPC: G06F12/08
CPC classification number: G06F13/1631
Abstract: 提供一种存储器控制装置，能抑制对外部存储器的存取效率的恶化，同时可靠地获得与外部存储器的匹配性。该存储器控制装置具备：数据缓冲器(112)及地址缓冲器(113)，分别保存与来自第1主板(100)的过去的存取请求有关的数据及地址；第1比较部(113)，当接受了新的存取请求时，比较其地址和地址缓冲器(113)的地址；缓冲器控制部(111)，根据该比较，向外部存储器I/F(170)发行存取请求，或者向第1主板(100)输出数据缓冲器(112)的数据；特定存取检测部(123)，当检测出对被保存在特定地址寄存器(122)的特定地址的存取请求时，与比较结果无关地，对数据缓冲器(112)的内容进行无效化。
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公开(公告)号：CN101183313A
公开(公告)日：2008-05-21
申请号：CN200710142349.9
申请日：2004-12-24
Applicant: 松下电器产业株式会社
IPC: G06F9/445
CPC classification number: G06F11/1417 , G06F11/1004
Abstract: 本发明公开了一种信息处理设备和用于该设备的ROM图像生成设备，其中，在电力激活之后，传送器14检查具有所分配的第一错误校验码114并且存储在第一存储装置11中的引导程序111，使所述引导程序111经历检错/纠错过程，并将所述引导程序111传送到第二存储装置12。如果通过执行第二存储装置12上的引导程序111而正确地完成传送，CPU 10就为具有所分配的第二错误校验码115的主程序112执行检错/纠错过程，并将主程序112传送到第三存储装置13，在此之后CPU的控制分支到第三存储装置13上的主程序112。结果，能够在不采用NOR型快闪存储器的情况下执行系统引导。
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公开(公告)号：CN1841327A
公开(公告)日：2006-10-04
申请号：CN200610071652.X
申请日：2006-03-29
Applicant: 松下电器产业株式会社
IPC: G06F9/445
CPC classification number: G06F9/4403
Abstract: 提供一种信息处理设备，其中将有效的初始程序传送至RAM，同时避开在低可靠存储设备(例如NAND型闪速存储器等设备)中存在的无效块。管理信息存储部分29存储指示第一存储设备31中的无效块的位置的管理信息30。当信息处理设备1通电时，控制传送确定部分20根据管理信息30从第一存储设备11的有效块中读取BSP 26，并将所述BSP 26传送至第二存储设备32。因此，可以避免读取存在于第一存储设备31中的无效块。
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公开(公告)号：CN1655121A
公开(公告)日：2005-08-17
申请号：CN200410103669.X
申请日：2004-12-24
Applicant: 松下电器产业株式会社
CPC classification number: G06F11/1417 , G06F11/1004
Abstract: 在电力激活之后，传送器14检查具有所分配的第一错误校验码114并且存储在第一存储装置11中的引导程序111，使所述引导程序111经历检错/纠错过程，并将所述引导程序111传送到第二存储装置12。如果通过执行第二存储装置12上的引导程序111而正确地完成传送，CPU10就为具有所分配的第二错误校验码115的主程序112执行检错/纠错过程，并将主程序112传送到第三存储装置13，在此之后CPU的控制分支到第三存储装置13上的主程序112。结果，能够在不采用NOR型快闪存储器的情况下执行系统引导。
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Patent Agency Ranking
公开(公告)号：CN1512317A
公开(公告)日：2004-07-14
申请号：CN200410002278.9
申请日：1997-11-28
Applicant: 松下电器产业株式会社
IPC: G06F7/544
CPC classification number: G06F9/3001 , G06F7/49921 , G06F7/5443 , G06F7/57
Abstract: 一种用来解码并执行指令的处理器，该处理器包括：正值转换及饱和运算单元，用于：a)当数据为负时，将数据变为零，并且b)当数据超过最大值时，将数据饱和为最大值，其中，转换处理及饱和处理至少两者之一由一个指令来执行。为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理，在使正值饱和运算指令“MCSSTD1”解码的情况下，积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为ON。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSST D1”产生的零值“0x0000_0000”中的任一个。
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公开(公告)号：CN100409186C
公开(公告)日：2008-08-06
申请号：CN200610071652.X
申请日：2006-03-29
Applicant: 松下电器产业株式会社
IPC: G06F9/445
CPC classification number: G06F9/4403
Abstract: 提供一种信息处理设备，其中将有效的初始程序传送至RAM，同时避开在低可靠存储设备(例如NAND型闪速存储器等设备)中存在的无效块。管理信息存储部分29存储指示第一存储设备31中的无效块的位置的管理信息30。当信息处理设备1通电时，控制传送确定部分20根据管理信息30从第一存储设备11的有效块中读取BSP26，并将所述BSP26传送至第二存储设备32。因此，可以避免读取存在于第一存储设备31中的无效块。
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公开(公告)号：CN100336020C
公开(公告)日：2007-09-05
申请号：CN200410103669.X
申请日：2004-12-24
Applicant: 松下电器产业株式会社
Abstract: 在电力激活之后，传送器14检查具有所分配的第一错误校验码114并且存储在第一存储装置11中的引导程序111，使所述引导程序111经历检错/纠错过程，并将所述引导程序111传送到第二存储装置12。如果通过执行第二存储装置12上的引导程序111而正确地完成传送，CPU 10就为具有所分配的第二错误校验码115的主程序112执行检错/纠错过程，并将主程序112传送到第三存储装置13，在此之后CPU的控制分支到第三存储装置13上的主程序112。结果，能够在不采用NOR型快闪存储器的情况下执行系统引导。
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公开(公告)号：CN1210647C
公开(公告)日：2005-07-13
申请号：CN97107269.8
申请日：1997-11-28
Applicant: 松下电器产业株式会社
IPC: G06F7/38
CPC classification number: G06F9/3001 , G06F7/49921 , G06F7/5443 , G06F7/57
Abstract: 为了高速地执行把带码数据变换成无码数据的正值处理和以适当位修整的饱和运算处理，在使正值饱和运算指令“MCSST D1”解码的情况下，积和结果专用寄存器6向总线P1输出保持值。比较电路22比较积和结果专用寄存器6的保持值和带32位码整数0x000000FF的大小。正负判断电路23判断由积和结果专用寄存器6保持的值的第8位是否为0N。多路转换器24向数据总线18输出积和结果专用寄存器6的保持值、常数发生电路21产生的最大值“0x000000F”、正值饱和运算指令“MCSST D1”产生的零值“0x0000_0000”中的任一个。
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公开(公告)号：CN101221520A
公开(公告)日：2008-07-16
申请号：CN200710196602.9
申请日：2007-11-29
Applicant: 松下电器产业株式会社
IPC: G06F11/10
CPC classification number: G06F11/1044
Abstract: 本发明涉及存储器控制装置、计算机系统及数据再现记录装置。本发明所涉及的存储器控制装置，从存储器读出包括纠错码的数据，该存储器控制装置包括：纠错单元，根据上述纠错码，对上述数据进行错误检测及纠错，并将进行了错误检测及纠错的数据输出给外部；以及选择器，选择是将从上述存储器读出的上述数据输出给上述纠错单元、还是将从上述存储器读出的上述数据输出给外部。
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