公开(公告)号：CN1199355C

公开(公告)日：2005-04-27

申请号：CN01112340.0

申请日：2001-04-02

Applicant: 松下电器产业株式会社

Inventor： 山田竜一 ,  平野俊介 ,  宫原泰德 ,  足立寿史 ,  高桥尚志 ,  儿岛裕贵

IPC: H03L7/18

CPC classification number: H03L7/1976

Abstract: 一种频率综合器装置，包括PLL(锁相环)电路和分频比控制电路。PLL电路包括相位比较器、低通滤波器、压控振荡器和可变分频器。分频比控制电路控制可变分频器，使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值。可变分频器的输出信号fdiv和经延迟部件获得的输出信号fdiv被用作分频比控制电路中的累加器部分的时钟。可以降低由于分频比控制电路的工作产生的衬底电位和电源电压的变化，抑制频率综合器的C/N的恶化。

公开(公告)号：CN1318901A

公开(公告)日：2001-10-24

申请号：CN01112340.0

申请日：2001-04-02

Applicant: 松下电器产业株式会社

Inventor： 山田竜一 ,  平野俊介 ,  宫原泰德 ,  足立寿史 ,  高桥尚志 ,  儿岛裕贵

IPC: H03L7/18

CPC classification number: H03L7/1976

Abstract: 一种频率综合器装置,包括PLL(锁相环)电路和分频比控制电路。PLL电路包括相位比较器、低通滤波器、压控振荡器和可变分频器。分频比控制电路控制可变分频器,使得可变分频器的分频比及时改变并且分频比的时间平均值含有低于小数点的值。可变分频器的输出信号fdiv和经延迟部件获得的输出信号fdiv被用作分频比控制电路中的累加器部分的时钟。可以降低由于分频比控制电路的工作产生的衬底电位和电源电压的变化,抑制频率综合器的C/N的恶化。

公开(公告)号：CN1254011C

公开(公告)日：2006-04-26

申请号：CN01120073.1

申请日：2001-07-11

Applicant: 松下电器产业株式会社

Inventor： 横山明夫 ,  高桥尚志 ,  山本道代 ,  衣笠教英 ,  荒屋敷护

IPC: H03H11/04

CPC classification number: H03H11/0433

Abstract: 将构成窄频带的带通滤波器的gm-C滤波器的中心频率调整为目标频率。因此，仅在调整时将该滤波器的电路结构变更为具有高的信噪比的电路结构，由特性调整电路利用脉冲信号或阶跃信号检测和调整该滤波器的中心频率，并将该调整结果存储到非易失性存储器中，用于再利用。在该滤波器使用时停止特性调整电路的动作，降低功耗。

公开(公告)号：CN1333597A

公开(公告)日：2002-01-30

申请号：CN01120073.1

申请日：2001-07-11

Applicant: 松下电器产业株式会社

Inventor： 横山明夫 ,  高桥尚志 ,  山本道代 ,  衣笠教英 ,  荒屋敷护

IPC: H03H11/04

CPC classification number: H03H11/0433

Abstract: 将构成窄频带的带通滤波器的gm－C滤波器的中心频率调整为目标频率。因此,仅在调整时将该滤波器的电路结构变更为具有高的信噪比的电路结构,由特性调整电路利用脉冲信号或阶跃信号检测和调整该滤波器的中心频率,并将该调整结果存储到非易失性存储器中,用于再利用。在该滤波器使用时停止特性调整电路的动作,降低功耗。