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公开(公告)号：CN102667736A
公开(公告)日：2012-09-12
申请号：CN201180004861.1
申请日：2011-01-18
Applicant: 株式会社东芝
IPC: G06F12/00
CPC classification number: G06F12/0246 , G06F12/0804 , G06F2212/202 , G06F2212/7202 , G06F2212/7203
Abstract: 在实施方式中，存储器管理装置（201）具备地址产生部（16）、顺序产生部（17）、写入控制部（18）。地址产生部（16）在从处理器（2）向非易失性半导体存储器（3）写入的数据是通常数据的情况下，以使已产生的地址所表示的位置与通常数据的写入位置不重叠的方式产生第一写入地址，在写入的数据是顺序数据的情况下，产生表示用于将顺序数据按顺序存放的写入位置的第二写入地址。顺序产生部（17）产生表示所产生的写入的先后的顺序信息。写入控制部（18）在产生了第一写入地址的情况下，对第一写入地址，与所产生的顺序信息建立对应地写入通常数据，在产生了第二写入地址的情况下，对第二写入地址，按顺序写入顺序数据。
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公开(公告)号：CN102346682A
公开(公告)日：2012-02-08
申请号：CN201110066858.4
申请日：2011-03-18
Applicant: 株式会社东芝
CPC classification number: G06F9/45537 , G06F12/0246 , G06F12/0802 , G06F2009/45583 , G06F2212/1036 , G06F2212/2022 , G06F2212/7208
Abstract: 根据一种实施方式，提供信息处理装置及信息处理方法，信息处理装置具备：OS、第1及第2虚拟机、高速缓存未中检测部、高速缓存控制部和虚拟机控制部。OS访问包含用作主存储器的非易失性半导体存储器和用作非易失性半导体存储器的高速缓冲存储器的半导体存储器的硬件资源。第1及第2虚拟机由OS实现。高速缓存未中检测部在由第1及第2虚拟机执行的处理中检测发生了对半导体存储器的高速缓存未中的情况。高速缓存控制部，当高速缓存未中检测部检测到发生了高速缓存未中的情况下，对成为该高速缓存未中的原因的数据从非易失性半导体存储器向半导体存储器进行高速缓存处理。虚拟机切换部，当高速缓存未中检测部检测到高速缓存未中的情况下，在高速缓存控制部进行高速缓存处理的期间，从第1虚拟机切换到第2虚拟机。
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公开(公告)号：CN1444154A
公开(公告)日：2003-09-24
申请号：CN02121784.X
申请日：2002-05-31
Applicant: 株式会社东芝
IPC: G06F15/163
CPC classification number: G06F9/4881 , G06F2209/484
Abstract: 本发明的构成包括可以以块单位访问的存储器，可利用存放于存储器中的块数据，执行指定的任务的一个以上的运算处理器，以及控制在运算处理器中的任务的执行的控制处理器；控制处理器的构成包括检验执行指定的任务时所使用的块数据之间的依赖关系的依赖关系检验单元，根据检出的依赖关系对访问存储器，从存储器中向运算处理器2传送数据，以及运算处理器的数据处理进行调度的调度单元。
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公开(公告)号：CN102915208B
公开(公告)日：2016-04-20
申请号：CN201210272624.X
申请日：2012-08-01
Applicant: 株式会社东芝
IPC: G06F3/06
CPC classification number: G06F3/061 , G06F3/0604 , G06F3/0638 , G06F3/064 , G06F3/0688 , G06F11/1458 , G06F12/0246 , G06F12/0253 , G06F12/0292 , G06F12/10 , G06F12/1027 , G06F12/1081 , G06F13/28 , G06F2212/7201 , G06F2212/7205
Abstract: 本发明的实施方式的信息处理装置包括主机装置和半导体存储装置。上述主机装置包括主存储器。上述半导体存储装置包括非易失性半导体存储器、存储部和控制部。上述非易失性半导体存储器存储第1逻辑物理变换表及数据。上述存储部存储作为上述第1逻辑物理变换表的一部分的第2逻辑物理变换表。上述控制部参照上述第2逻辑物理变换表对上述非易失性半导体存储器进行访问。在上述主存储器上复制上述第1逻辑物理变换表的至少一部分。在上述第2逻辑物理变换表未登记通过上述控制部访问的逻辑地址或物理地址的情况下，将上述主存储器上的第3逻辑物理变换表的一部分复制到上述第2逻辑物理变换表。
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公开(公告)号：CN102915208A
公开(公告)日：2013-02-06
申请号：CN201210272624.X
申请日：2012-08-01
Applicant: 株式会社东芝
IPC: G06F3/06
CPC classification number: G06F3/061 , G06F3/0604 , G06F3/0638 , G06F3/064 , G06F3/0688 , G06F11/1458 , G06F12/0246 , G06F12/0253 , G06F12/0292 , G06F12/10 , G06F12/1027 , G06F12/1081 , G06F13/28 , G06F2212/7201 , G06F2212/7205
Abstract: 本发明的实施方式的信息处理装置包括主机装置和半导体存储装置。上述主机装置包括主存储器。上述半导体存储装置包括非易失性半导体存储器、存储部和控制部。上述非易失性半导体存储器存储第1逻辑物理变换表及数据。上述存储部存储作为上述第1逻辑物理变换表的一部分的第2逻辑物理变换表。上述控制部参照上述第2逻辑物理变换表对上述非易失性半导体存储器进行访问。在上述主存储器上复制上述第1逻辑物理变换表的至少一部分。在上述第2逻辑物理变换表未登记通过上述控制部访问的逻辑地址或物理地址的情况下，将上述主存储器上的第3逻辑物理变换表的一部分复制到上述第2逻辑物理变换表。
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Patent Agency Ranking
公开(公告)号：CN1985243A
公开(公告)日：2007-06-20
申请号：CN200580017674.1
申请日：2005-05-30
IPC: G06F12/08
CPC classification number: G06F12/0844 , G06F12/0862 , G06F12/0864 , G06F2212/6024
Abstract: 次要纹理高速缓存由数个纹理单元公用，和存储主存储器中的一部分数据。高速缓存控制CPU按照数个纹理单元的高速缓存未命中控制从主存储器到次要纹理高速缓存的重新装填操作，以便抑制次要纹理高速缓存中颠簸的出现。当数个操作单元以预定时间差访问相同存储器地址时，高速缓存控制CPU抑制重新装填操作的发生。
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公开(公告)号：CN1311405C
公开(公告)日：2007-04-18
申请号：CN200410028696.5
申请日：2004-03-12
Applicant: 株式会社东芝
IPC: G06T1/20
CPC classification number: G06T1/0007
Abstract: 本发明能用单片的图像处理部，高效地进行利用图像处理装置的计算机图形、计算机视觉、图像滤波等图像处理。其特征在于，在同一块半导体芯片上形成图像处理部，该图像处理部包括以适当的像素数量组成的方框为单位处理画图的区域并对各方框代表点有关的信息进行展开计算的方框展开部(32)、以及多个像素处理部(40)，该像素处理部分别具有根据方框开部计算出的方框代表点信息至少对矩形区域内的像素单位作信息展开的像素展开部(50)和对根据像素展开部信息展开后的像素单位进行运算的运算部(60)，能有选择地执行方框展开部和像素处理部共同进行的图形处理和像素处理部和方框展开部独立进行的图像处理。
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公开(公告)号：CN103377162B
公开(公告)日：2016-06-08
申请号：CN201210332970.2
申请日：2012-09-10
Applicant: 株式会社东芝
CPC classification number: G06F3/0646 , G06F12/0246 , G06F12/0864 , G06F12/0866 , G06F2212/311 , G06F2212/466 , G06F2212/7201
Abstract: 为了尽可能有效地使用主存储器，本发明提供的信息处理装置包括主机装置和半导体存储装置。主机装置包括：主存储器，包括主机使用区域和写缓存区域；第1主机控制部；以及第2主机控制部。第1主机控制部在主机使用区域生成写数据，生成写入命令。第2主机控制部将所述写入命令移送到半导体存储装置，并且从主机使用区域读出写数据并移送到与写入命令所指定的逻辑地址相对应的写缓存区域的缓存行。半导体存储装置包括器件控制部，该器件控制部将在从主机装置接收的写入命令的执行时缓存到写缓存区域中的写数据移送到半导体存储装置，并写入到非易失性半导体存储器。
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公开(公告)号：CN101673245B
公开(公告)日：2016-02-03
申请号：CN200910002294.0
申请日：2009-09-09
Applicant: 株式会社东芝
IPC: G06F12/1027
CPC classification number: G06F12/0804 , G06F12/0246 , G06F12/08 , G06F12/0888 , G06F2212/1036 , G06F2212/2022 , G06F2212/205 , G06F2212/7201
Abstract: 本发明涉及包括存储器管理装置的信息处理装置，其具备：从处理器接收写入目的地逻辑地址和写入对象数据的部分，该写入目的地逻辑地址指定对混合存储器的写入位置，该混合存储器包括第1存储器和非易失性的第2存储器；以使得对上述第2存储器的存取次数少于对上述第1存储器的存取次数的方式，确定与上述写入目的地逻辑地址对应的写入目的地物理地址的部分；把使得上述写入目的地逻辑地址与上述写入目的地物理地址相关的地址变换数据，存储到存储部的部分；以及，把上述写入对象数据写入到上述混合存储器中的、由上述写入目的地物理地址所表示的位置的部分。
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公开(公告)号：CN102473140A
公开(公告)日：2012-05-23
申请号：CN201080031863.5
申请日：2010-03-08
Applicant: 株式会社东芝
CPC classification number: G06F3/0604 , G06F3/061 , G06F3/0631 , G06F3/0638 , G06F3/0653 , G06F3/0679 , G06F12/0223 , G06F12/0246 , G06F12/06 , G06F2212/1016 , G06F2212/1036 , G06F2212/205 , G06F2212/7201 , G06F2212/7202 , G06F2212/7208
Abstract: 本发明的一个例子的存储器管理装置(1)根据来自处理器(6a)的写入请求及读出请求，控制对包含非易失性半导体存储器(9)和易失性半导体存储器(8)的主存储器(2)的写入及读出。存储器管理装置(1)具备：保持基于在非易失性半导体存储器(9)和易失性半导体存储器(8)的至少一方中写入的写入对象数据的数据特性而生成的着色信息(14)的着色信息保持部(17)，以及参照着色信息(14)从非易失性半导体存储器(9)和易失性半导体存储器(8)中决定写入写入对象数据的区域的写入管理部(15)。
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