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公开(公告)号：CN102693191B
公开(公告)日：2016-02-03
申请号：CN201210038076.4
申请日：2012-02-17
Applicant: 株式会社东芝
IPC: G06F12/14
CPC classification number: G06F9/524 , G06F9/544 , G06F12/0246
Abstract: 本发明涉及半导体器件和存储器保护方法。一般地，根据一个实施例，一种半导体器件包括：处理器；和存储器件。所述存储器件具有非易失性半导体存储器件并且被配置为作为处理器的主存储器。当处理器执行多个程序时，所述处理器作为用于各程序的工作集来管理执行所述程序所要求的信息片段，并且为各工作集创建表，所述表保持各工作集要求的信息片段和在所述存储器件中的所述信息片段的地址之间的关系。所述处理器参照用于所述各工作集的对应的表存取所述存储器件。
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公开(公告)号：CN102667739A
公开(公告)日：2012-09-12
申请号：CN201080057433.0
申请日：2010-09-15
Applicant: 株式会社东芝
CPC classification number: G06F12/0638
Abstract: 根据一个实施例，存储装置管理装置连接到随机存取存储器，并且第一存储装置具有更低的重写计数上限。当随机存取存储器包括一个足够的空闲区域以存储写入数据时，所述写入数据存储到所述随机存取存储器上。以自从上次访问经过时间的降序的顺序选择的随机存取存储器上的数据顺序地复制到第一存储装置，并且在随机存取存储器中先前存储的该复制数据的区域被释放。当读取数据存储到随机存取存储器上时，读取数据从随机存取存储器中读取到处理器。当读取数据存储到第一存储装置时，读取数据复制到随机存取存储器上并从随机存取存储器读取到处理器。
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公开(公告)号：CN102473140B
公开(公告)日：2015-05-13
申请号：CN201080031863.5
申请日：2010-03-08
Applicant: 株式会社东芝
CPC classification number: G06F3/0604 , G06F3/061 , G06F3/0631 , G06F3/0638 , G06F3/0653 , G06F3/0679 , G06F12/0223 , G06F12/0246 , G06F12/06 , G06F2212/1016 , G06F2212/1036 , G06F2212/205 , G06F2212/7201 , G06F2212/7202 , G06F2212/7208
Abstract: 本发明的一个例子的存储器管理装置(1)根据来自处理器(6a)的写入请求及读出请求，控制对包含非易失性半导体存储器(9)和易失性半导体存储器(8)的主存储器(2)的写入及读出。存储器管理装置(1)具备：保持基于在非易失性半导体存储器(9)和易失性半导体存储器(8)的至少一方中写入的写入对象数据的数据特性而生成的着色信息(14)的着色信息保持部(17)，以及参照着色信息(14)从非易失性半导体存储器(9)和易失性半导体存储器(8)中决定写入对象数据的区域的写入管理部(15)。
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公开(公告)号：CN103594115A
公开(公告)日：2014-02-19
申请号：CN201310603463.2
申请日：2008-10-17
Applicant: 株式会社东芝
CPC classification number: G11C13/0069 , G06F12/0246 , G06F12/0893 , G11C11/005 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C16/3431 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/72
Abstract: 一种信息处理系统包括：主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
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公开(公告)号：CN101828234A
公开(公告)日：2010-09-08
申请号：CN200880111698.7
申请日：2008-10-17
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0069 , G06F12/0246 , G06F12/0893 , G11C11/005 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C16/3431 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/72
Abstract: 一种信息处理系统包括：主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
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Patent Agency Ranking
公开(公告)号：CN1046369C
公开(公告)日：1999-11-10
申请号：CN94120460.X
申请日：1994-12-28
Applicant: 株式会社东芝
IPC: G11C14/00
Abstract: 闪烁型非易失性半导体存储器，可在用短时间作区组擦去功能校核的同时实施其它功能区组的校核。通过数字锁存电路70、寻址电路71和输出数据转换电路72把区组译码器3的输出引出到进行单元阵列1数据输入输出的电路9，故不进行区组擦去工作就能检验其是否正常进行。源电压供给电路2以单元区组单位将擦去电压加到由多个单元阵列区组1-8构成的单元源极线上。电路2按区组地址A*O-A*n选择单元源电压供给区组CSC1-CSC8。
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公开(公告)号：CN105208576A
公开(公告)日：2015-12-30
申请号：CN201410444258.0
申请日：2014-09-03
Applicant: 株式会社东芝
CPC classification number: H04L5/006 , H04L12/189 , H04L51/38
Abstract: 一种通信装置包括：存储通信装置作为无线基站进行操作的模式或者作为终端进行操作的模式的操作模式存储部；以及非易失性存储器；在是无线基站的情况下，向外部输出发送消息，在是终端的情况下，将在接收到的接收消息中包含的数据存储在非易失性存储器中，在作为无线基站进行操作的情况下，在接收到外部的第1无线基站发送的全部数据后，在与第1无线基站的通信质量小于预定值且没有接收到来自第1无线基站以外的无线基站的消息的情况下，将操作模式从终端更改为无线基站。
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公开(公告)号：CN101828234B
公开(公告)日：2013-12-25
申请号：CN200880111698.7
申请日：2008-10-17
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C13/0069 , G06F12/0246 , G06F12/0893 , G11C11/005 , G11C13/0004 , G11C13/0007 , G11C13/0033 , G11C16/3431 , G11C2213/11 , G11C2213/31 , G11C2213/34 , G11C2213/56 , G11C2213/72
Abstract: 一种信息处理系统包括：主存储器，操作为存储数据；以及控制电路，操作为存取所述主存储器的数据。所述主存储器包括非易失性半导体存储器设备和DRAM，所述非易失性半导体存储器设备包含均使用可变电阻器的电可擦除可编程非易失性存储器基元，所述DRAM被设置为在所述控制电路与所述非易失性半导体存储器设备之间的高速缓存存储器。所述非易失性半导体存储器设备具有重写存储的数据的刷新模式。所述控制电路基于对所述非易失性半导体存储器设备的存取数目以所述刷新模式激活所述非易失性半导体存储器设备。
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公开(公告)号：CN101755306B
公开(公告)日：2013-03-27
申请号：CN200880024973.1
申请日：2008-06-25
Applicant: 株式会社东芝
IPC: G11C13/00
CPC classification number: G11C11/5685 , G11C13/0007 , G11C13/0061 , G11C13/0064 , G11C13/0069 , G11C2013/009 , G11C2013/0092 , G11C2213/31 , G11C2213/32
Abstract: 对电阻改变存储器设备进行编程的方法，包括：向存储器基元施加编程电压脉冲，用来编程目标电阻数值；设定各自编程电压脉冲之间的热弛豫时间；并且根据由先前编程电压脉冲施加所决定的当前基元的电阻数值，控制每个编程电压脉冲的形状。
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公开(公告)号：CN102667736A
公开(公告)日：2012-09-12
申请号：CN201180004861.1
申请日：2011-01-18
Applicant: 株式会社东芝
IPC: G06F12/00
CPC classification number: G06F12/0246 , G06F12/0804 , G06F2212/202 , G06F2212/7202 , G06F2212/7203
Abstract: 在实施方式中，存储器管理装置（201）具备地址产生部（16）、顺序产生部（17）、写入控制部（18）。地址产生部（16）在从处理器（2）向非易失性半导体存储器（3）写入的数据是通常数据的情况下，以使已产生的地址所表示的位置与通常数据的写入位置不重叠的方式产生第一写入地址，在写入的数据是顺序数据的情况下，产生表示用于将顺序数据按顺序存放的写入位置的第二写入地址。顺序产生部（17）产生表示所产生的写入的先后的顺序信息。写入控制部（18）在产生了第一写入地址的情况下，对第一写入地址，与所产生的顺序信息建立对应地写入通常数据，在产生了第二写入地址的情况下，对第二写入地址，按顺序写入顺序数据。
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