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公开(公告)号：CN109659367A
公开(公告)日：2019-04-19
申请号：CN201810184885.3
申请日：2018-03-07
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 实施方式的半导体装置具备：半导体层，具有第1面与第2面；第1导电型的第1半导体区域；第2导电型的第2半导体区域；在与第2半导体区域之间夹着第1半导体区域的第2导电型的第3半导体区域；第1半导体区域与第1面之间的第1导电型的第1阱区域；相对于第1阱区域而离开的第1导电型的第2阱区域；第1阱区域与第1面之间的第1导电型的第1接触区域；第2阱区域与第1面之间的第1导电型的第2接触区域；在第1阱区域与第2阱区域之间的第1半导体区域之上设置的栅电极；源电极，具有与第1接触区域相接的第1区域以及与第2接触区域相接的第2区；以及漏电极。
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公开(公告)号：CN111725182A
公开(公告)日：2020-09-29
申请号：CN201910738276.2
申请日：2019-08-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/552 , H01L29/06 , H01L29/423 , H01L29/78
Abstract: 实施方式提供一种能够降低电磁干涉噪声及开关损耗的半导体装置及其控制方法。实施方式的半导体装置具备半导体部、设置在所述半导体部的正面上的电极、和设置在所述半导体部与所述电极之间的多个沟槽型控制电极。所述半导体部包括第1导电型的第1层、第2导电型的第2层、第2导电型的第3层、第1导电型的第4层、第2导电型的第5层和第1导电型的第6层。所述第3层设置在所述第1层与所述电极之间。所述第4及第5层分别有选择地设置在所述第3层与所述电极之间。所述第4层经由所述绝缘膜面对所述控制电极中的第1控制电极，所述第5层经由所述绝缘膜面对第2控制电极。
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公开(公告)号：CN110890419A
公开(公告)日：2020-03-17
申请号：CN201910018675.1
申请日：2019-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 一种半导体装置具备：包括第1导电型的第1半导体层的半导体部；设置在半导体部上的第1电极；被第1电极包围的第2电极；被第2电极包围的第3电极。半导体部还包括：选择性设置在第1半导体层与第1电极之间的第2导电型的第2半导体层；选择性设置在第2半导体层与第1电极之间的第1导电型的第3半导体层；具有设置在第1半导体层与第2电极及第3电极间的主部和设置在第1半导体层与第1电极间的外缘部的第2导电型的第4半导体层；选择性设置在第4半导体层中并具有与第1电极电连接的部分的第1导电型的第5半导体层；以及，具备设置在第4半导体层中的与第5半导体部分离的位置且与第3电极电连接的部分的第1导电型的第6半导体层。
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公开(公告)号：CN110890419B
公开(公告)日：2024-02-02
申请号：CN201910018675.1
申请日：2019-01-09
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 一种半导体装置具备：包括第1导电型的第1半导体层的半导体部；设置在半导体部上的第1电极；被第1电极包围的第2电极；被第2电极包围的第3电极。半导体部还包括：选择性设置在第1半导体层与第1电极之间的第2导电型的第2半导体层；选择性设置在第2半导体层与第1电极之间的第1导电型的第3半导体层；具有设置在第1半导体层与第2电极及第3电极间的主部和设置在第1半导体层与第1电极间的外缘部的第2导电型的第4半导体层；选择性设置在第4半导体层中并具有与第1电极电连接的部分的第1导电型的第5半导体层；以及，具备设置在第4半导体层中的与第5半导体部分离的位置且与第3电极电连接的部分的第1导电型的第6半导体层。
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公开(公告)号：CN110911471A
公开(公告)日：2020-03-24
申请号：CN201910121475.9
申请日：2019-02-19
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明的半导体装置具有：第1电极；第1导电型的第1半导体区域；第2半导体区域，设于第1半导体区域的一部分上。第3半导体区域，设于第1半导体区域的其它的一部分上，在第2方向上和第2半导体区域的至少一部分并列。第4半导体区域，设于第1与第3半导体区域间的至少一部分。第5半导体区域设于第1与第4半导体区域间，其中的第1导电型杂质浓度低于第4半导体区域。第6半导体区域设于第3半导体区域上，其中的第2导电型杂质浓度高于第3半导体区域。第7半导体区域选择性地设于第6半导体区域上。栅极电极，隔着栅极绝缘层与第2、第6及第7半导体区域对置。第2电极，设于第6及第7半导体区域上，与第6及第7半导体区域电连接。
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Patent Agency Ranking
公开(公告)号：CN110854197A
公开(公告)日：2020-02-28
申请号：CN201811621023.9
申请日：2018-12-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。
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公开(公告)号：CN118676085A
公开(公告)日：2024-09-20
申请号：CN202310809833.1
申请日：2023-07-04
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/48 , H01L23/488 , H01L23/31 , H01L23/29
Abstract: 本发明的实施方式涉及半导体装置。本发明的实施方式具备：裸片焊盘，具有上表面；半导体芯片，设置在上表面之上，具有元件区域和包围元件区域的末端区域，且具有矩形形状；第1电极，设置在半导体芯片之上；第2电极，设置在半导体芯片之上；第1连接器，设置在末端区域之上，具有在从上观察时覆盖矩形形状的4边的各边的部分，且与第1电极电连接；以及密封树脂，将半导体芯片及第1连接器的周围密封。
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公开(公告)号：CN109509783A
公开(公告)日：2019-03-22
申请号：CN201810181613.8
申请日：2018-03-06
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
Abstract: 本发明提供一种能够抑制开关动作时的噪声的半导体装置。该半导体装置具备：具有第1面与第2面的半导体层、半导体层之中的第1导电型的第1半导体区域、第1半导体区域与第1面之间的第2导电型的多个第2半导体区域、设于第1半导体区域与第1面之间并设于多个第2半导体区域之间的第1导电型的多个第3半导体区域、设于第2半导体区域与第1面之间且第2导电型杂质浓度高于第2半导体区域的第4半导体区域、第4半导体区域与第1面之间的第1导电型的第5半导体区域、设于第2半导体区域与第4半导体区域之间且每单位深度的电阻比第2半导体区域的每单位深度的电阻高的第6半导体区域、栅极电极、及第4半导体区域与栅极电极之间的栅极绝缘膜。
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公开(公告)号：CN110854197B
公开(公告)日：2024-01-02
申请号：CN201811621023.9
申请日：2018-12-28
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 实施方式的半导体装置具备：半导体部，包含第1导电型的第1半导体层和第2导电型的第2半导体层；第2电极，设置于上述半导体部的表面上的第1电极；及控制电极，设置于上述半导体部的内面上；设置于上述半导体部和上述第1电极之间。上述第2半导体层在沿上述半导体部的表面的第1方向上，位于上述第1半导体层的一部分和上述第1半导体层的其他的一部分之间。上述半导体部还包含，第2导电型的第3半导体层和第1导电型的第4半导体层。上述第3半导体层具有：位于上述第1半导体层的上述一部分中的第1端部；和位于上述第2半导体层中的第2端部，上述第4半导体层设置于上述第3半导体层的上述第2端部。
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公开(公告)号：CN111725182B
公开(公告)日：2023-08-22
申请号：CN201910738276.2
申请日：2019-08-12
Applicant: 株式会社东芝 , 东芝电子元件及存储装置株式会社
IPC: H01L23/552 , H01L29/06 , H01L29/423 , H01L29/78
Abstract: 实施方式提供一种能够降低电磁干涉噪声及开关损耗的半导体装置及其控制方法。实施方式的半导体装置具备半导体部、设置在所述半导体部的正面上的电极、和设置在所述半导体部与所述电极之间的多个沟槽型控制电极。所述半导体部包括第1导电型的第1层、第2导电型的第2层、第2导电型的第3层、第1导电型的第4层、第2导电型的第5层和第1导电型的第6层。所述第3层设置在所述第1层与所述电极之间。所述第4及第5层分别有选择地设置在所述第3层与所述电极之间。所述第4层经由所述绝缘膜面对所述控制电极中的第1控制电极，所述第5层经由所述绝缘膜面对第2控制电极。
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