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公开(公告)号：CN1797739A
公开(公告)日：2006-07-05
申请号：CN200510128580.3
申请日：2005-11-29
Applicant: 株式会社半导体能源研究所
IPC: H01L21/768 , H01L21/3213
CPC classification number: H01L27/124 , C23F1/20 , C23F1/26 , G02F1/136227 , G02F2001/13629 , H01L21/32134 , H01L21/32136 , H01L21/76838 , H01L21/76885
Abstract: 本发明的目标是提供包含具有优选形状的布线的半导体器件。在制造方法中，包含步骤：形成连接到元件的第一导电层并在该导电层上形成第二导电层；在该第二导电层上形成抗蚀剂掩模；使用该掩模进行干法蚀刻处理该第二导电层；并使用剩下的掩模进行湿法蚀刻来处理该第一导电层，其中在该干法蚀刻中，第二导电层的蚀刻速率高于第一导电层的蚀刻速率，且其中在该湿法蚀刻中，第二导电层的蚀刻速率等于或高于第一导电层的蚀刻速率。
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公开(公告)号：CN102148257B
公开(公告)日：2015-03-11
申请号：CN201010620965.2
申请日：2010-12-21
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L29/10 , H01L21/336 , H01L27/12 , H01L21/77
CPC classification number: H01L29/66765 , H01L29/78669 , H01L29/78678 , H01L29/78696
Abstract: 一个实施例是一种薄膜晶体管，它包括：栅电极层；栅绝缘层，设置成使得覆盖栅电极层；第一半导体层，与栅电极层完全重叠；第二半导体层，设置在第一半导体层之上并且与其接触，而且具有比第一半导体层更低的载流子迁移率；杂质半导体层，设置成与第二半导体层接触；侧壁绝缘层，设置成使得覆盖第一半导体层的至少侧壁；以及源和漏电极层，设置成至少与杂质半导体层接触。第二半导体层可由在第一半导体层之上相互分开的部分组成。
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公开(公告)号：CN101694836A
公开(公告)日：2010-04-14
申请号：CN200910211867.0
申请日：2005-11-29
Applicant: 株式会社半导体能源研究所
IPC: H01L21/768 , H01L23/52
CPC classification number: H01L27/124 , C23F1/20 , C23F1/26 , G02F1/136227 , G02F2001/13629 , H01L21/32134 , H01L21/32136 , H01L21/76838 , H01L21/76885
Abstract: 本发明的目标是提供包含具有优选形状的布线的半导体器件。在制造方法中，包含步骤：形成连接到元件的第一导电层并在该导电层上形成第二导电层；在该第二导电层上形成抗蚀剂掩模；使用该掩模进行干法蚀刻处理该第二导电层；并使用剩下的掩模进行湿法蚀刻来处理该第一导电层，其中在该干法蚀刻中，第二导电层的蚀刻速率高于第一导电层的蚀刻速率，且其中在该湿法蚀刻中，第二导电层的蚀刻速率等于或高于第一导电层的蚀刻速率。
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公开(公告)号：CN111615743A
公开(公告)日：2020-09-01
申请号：CN201980008975.X
申请日：2019-01-11
Applicant: 株式会社半导体能源研究所
IPC: H01L21/336 , H01L21/8242 , H01L27/108 , H01L27/1156 , H01L29/786 , H01L29/788 , H01L29/792
Abstract: 提供一种通态电流大且可靠性良好的半导体装置。本发明的一个方式是一种半导体装置，包括第一绝缘体、第一绝缘体上的第二绝缘体及第一导电体、第二绝缘体上的第三绝缘体、第一导电体上、第二绝缘体上及第三绝缘体上的第四绝缘体、第四绝缘体上的第五绝缘体、第五绝缘体上的第一氧化物、第一氧化物上的第二氧化物、第二氧化物上的第二导电体及第三导电体、第二导电体上的第六绝缘体、第三导电体上的第七绝缘体、第二氧化物上的第三氧化物、第三氧化物上的第八绝缘体、位于第八绝缘体上且与第二氧化物重叠的第四导电体、位于第八绝缘体上且覆盖第四导电体的第九绝缘体以及第九绝缘体上的第十绝缘体，第二绝缘体与第一导电体的侧面接触，第十绝缘体与第四绝缘体接触。
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公开(公告)号：CN101694836B
公开(公告)日：2012-10-31
申请号：CN200910211867.0
申请日：2005-11-29
Applicant: 株式会社半导体能源研究所
IPC: H01L21/768 , H01L23/52
CPC classification number: H01L27/124 , C23F1/20 , C23F1/26 , G02F1/136227 , G02F2001/13629 , H01L21/32134 , H01L21/32136 , H01L21/76838 , H01L21/76885
Abstract: 本发明的目标是提供包含具有优选形状的布线的半导体器件。在制造方法中，包含步骤：形成连接到元件的第一导电层并在该导电层上形成第二导电层；在该第二导电层上形成抗蚀剂掩模；使用该掩模进行干法蚀刻处理该第二导电层；并使用剩下的掩模进行湿法蚀刻来处理该第一导电层，其中在该干法蚀刻中，第二导电层的蚀刻速率高于第一导电层的蚀刻速率，且其中在该湿法蚀刻中，第二导电层的蚀刻速率等于或高于第一导电层的蚀刻速率。
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Patent Agency Ranking
公开(公告)号：CN100570850C
公开(公告)日：2009-12-16
申请号：CN200510128580.3
申请日：2005-11-29
Applicant: 株式会社半导体能源研究所
IPC: H01L21/768 , H01L21/3213
CPC classification number: H01L27/124 , C23F1/20 , C23F1/26 , G02F1/136227 , G02F2001/13629 , H01L21/32134 , H01L21/32136 , H01L21/76838 , H01L21/76885
Abstract: 本发明的目标是提供包含具有优选形状的布线的半导体器件。在制造方法中，包含步骤：形成连接到元件的第一导电层并在该导电层上形成第二导电层；在该第二导电层上形成抗蚀剂掩模；使用该掩模进行干法蚀刻处理该第二导电层；并使用剩下的掩模进行湿法蚀刻来处理该第一导电层，其中在该干法蚀刻中，第二导电层的蚀刻速率高于第一导电层的蚀刻速率，且其中在该湿法蚀刻中，第二导电层的蚀刻速率等于或高于第一导电层的蚀刻速率。
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公开(公告)号：CN102903759B
公开(公告)日：2016-08-03
申请号：CN201210403155.0
申请日：2008-09-02
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L29/06 , H01L21/336
CPC classification number: H01L29/6675 , H01L29/04 , H01L29/66765 , H01L29/78696 , H01L33/0058 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭示了薄膜晶体管和显示设备的制造方法，并且提供一种漏电流小且可靠性高的半导体装置的制造方法。在薄膜晶体管的制造方法中，通过利用抗蚀掩模进行蚀刻来在薄膜晶体管中形成背沟道部，通过去掉该抗蚀掩模并蚀刻所述背沟道部的一部分，去掉残存于背沟道部上的蚀刻残渣等，由此可以降低产生的漏电流。当进一步蚀刻背沟道部时，可以以无偏向的干法蚀刻来进行。
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公开(公告)号：CN102903759A
公开(公告)日：2013-01-30
申请号：CN201210403155.0
申请日：2008-09-02
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L29/06 , H01L21/336
CPC classification number: H01L29/6675 , H01L29/04 , H01L29/66765 , H01L29/78696 , H01L33/0058 , H01L2924/0002 , H01L2924/00
Abstract: 本发明揭示了薄膜晶体管和显示设备的制造方法，并且提供一种漏电流小且可靠性高的半导体装置的制造方法。在薄膜晶体管的制造方法中，通过利用抗蚀掩模进行蚀刻来在薄膜晶体管中形成背沟道部，通过去掉该抗蚀掩模并蚀刻所述背沟道部的一部分，去掉残存于背沟道部上的蚀刻残渣等，由此可以降低产生的漏电流。当进一步蚀刻背沟道部时，可以以无偏向的干法蚀刻来进行。
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公开(公告)号：CN101383290B
公开(公告)日：2012-12-12
申请号：CN200810215715.3
申请日：2008-09-02
Applicant: 株式会社半导体能源研究所
IPC: H01L21/336 , H01L21/306 , H01L21/84
CPC classification number: H01L29/6675 , H01L29/04 , H01L29/66765 , H01L29/78696 , H01L33/0058 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供一种漏电流小且可靠性高的半导体装置的制造方法。在薄膜晶体管的制造方法中，通过利用抗蚀掩模进行蚀刻来在薄膜晶体管中形成背沟道部，通过去掉该抗蚀掩模并蚀刻所述背沟道部的一部分，去掉残存于背沟道部上的蚀刻残渣等，由此可以降低产生的漏电流。当进一步蚀刻背沟道部时，可以以无偏向的干法蚀刻来进行。
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公开(公告)号：CN102148257A
公开(公告)日：2011-08-10
申请号：CN201010620965.2
申请日：2010-12-21
Applicant: 株式会社半导体能源研究所
IPC: H01L29/786 , H01L29/10 , H01L21/336 , H01L27/12 , H01L21/77
CPC classification number: H01L29/66765 , H01L29/78669 , H01L29/78678 , H01L29/78696
Abstract: 一个实施例是一种薄膜晶体管，它包括：栅电极层；栅绝缘层，设置成使得覆盖栅电极层；第一半导体层，与栅电极层完全重叠；第二半导体层，设置在第一半导体层之上并且与其接触，而且具有比第一半导体层更低的载流子迁移率；杂质半导体层，设置成与第二半导体层接触；侧壁绝缘层，设置成使得覆盖第一半导体层的至少侧壁；以及源和漏电极层，设置成至少与杂质半导体层接触。第二半导体层可由在第一半导体层之上相互分开的部分组成。
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