公开(公告)号：CN101150128A

公开(公告)日：2008-03-26

申请号：CN200610059879.2

申请日：2003-06-24

Applicant: 株式会社日立制作所 ,  株式会社瑞萨科技

Inventor： 石塚典男 ,  岩崎富生 ,  太田裕之 ,  三浦英生 ,  高橋正人 ,  鈴木範夫 ,  池田修二 ,  田中英樹 ,  美馬宏行

IPC: H01L27/04 ,  H01L27/115 ,  H01L29/78

Abstract: 一种半导体器件，其特征在于具有：半导体衬底；含形成在所述衬底中的沟槽和埋入在沟槽内的绝缘膜的元件隔离区；形成在所述衬底中的有源区，该有源区包括其上形成有栅绝缘膜的阱区，该栅绝缘膜上形成有栅电极，阱区包括与栅电极相对应地设置的源和漏扩散区，其中，沟槽中的埋入绝缘膜具有平面延伸到衬底中的底表面，且该埋入绝缘膜包围着有源区，该底表面延伸的深度比扩散区深；埋入绝缘膜有至少包围源和漏扩散区的凹陷的上部平表面，以防止元件隔离区所引起的晶体缺陷，所述凹陷的上部平表面的深度从衬底的平表面算起大于等于所述源和漏扩散区的杂质分布的峰值浓度的深度；沿沟槽中的埋入绝缘膜的侧面和底面形成有氮氧化物膜，该氮氧化物膜与衬底相接触。

公开(公告)号：CN100511682C

公开(公告)日：2009-07-08

申请号：CN200610059879.2

申请日：2003-06-24

Applicant: 株式会社日立制作所 ,  株式会社瑞萨科技

Inventor： 石塚典男 ,  岩崎富生 ,  太田裕之 ,  三浦英生 ,  高橋正人 ,  鈴木範夫 ,  池田修二 ,  田中英樹 ,  美馬宏行

IPC: H01L27/04 ,  H01L27/115 ,  H01L29/78

Abstract: 一种半导体器件，其特征在于具有：半导体衬底；含形成在所述衬底中的沟槽和埋入在沟槽内的绝缘膜的元件隔离区；形成在所述衬底中的有源区，该有源区包括其上形成有栅绝缘膜的阱区，该栅绝缘膜上形成有栅电极，阱区包括与栅电极相对应地设置的源和漏扩散区，其中，沟槽中的埋入绝缘膜具有平面延伸到衬底中的底表面，且该埋入绝缘膜包围着有源区，该底表面延伸的深度比扩散区深；埋入绝缘膜有至少包围源和漏扩散区的凹陷的上部平表面，以防止元件隔离区所引起的晶体缺陷，所述凹陷的上部平表面的深度从衬底的平表面算起大于等于所述源和漏扩散区的杂质分布的峰值浓度的深度；沿沟槽中的埋入绝缘膜的侧面和底面形成有氮氧化物膜，该氮氧化物膜与衬底相接触。

公开(公告)号：CN1881556A

公开(公告)日：2006-12-20

申请号：CN200610094395.1

申请日：1998-02-18

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 石冢典男 ,  三浦英生 ,  池田修二 ,  铃木范夫 ,  松田安司 ,  吉田安子 ,  山本裕彦 ,  小林正道 ,  高松朗 ,  清水博文 ,  福田和司 ,  堀部晋一 ,  野添俊夫

IPC: H01L21/762

Abstract: 借助于降低半导体衬底上元件隔离沟槽的沟槽上边沿周围应力的产生，制造了一种具有高度可靠沟槽隔离结构的半导体器件，此沟槽隔离结构在沟槽上边沿处具有所需的曲率半径而不形成任何台阶，从而优化了元件隔离沟槽的形状，并使器件更精细，且改善了器件的电学特性。

公开(公告)号：CN1284224C

公开(公告)日：2006-11-08

申请号：CN02157188.0

申请日：1998-02-18

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 石冢典男 ,  三浦英生 ,  池田修二 ,  铃木范夫 ,  松田安司 ,  吉田安子 ,  山本裕彦 ,  小林正道 ,  高松朗 ,  清水博文 ,  福田和司 ,  堀部晋一 ,  野添俊夫

IPC: H01L21/762

CPC classification number: H01L21/76232 ,  H01L21/76235 ,  H01L29/78

Abstract: 借助于降低半导体衬底上元件隔离沟槽的沟槽上边沿周围应力的产生，制造了一种具有高度可靠沟槽隔离结构的半导体器件，此沟槽隔离结构在沟槽上边沿处具有所需的曲率半径而不形成任何台阶，从而优化了元件隔离沟槽的形状，并使器件更精细，且改善了器件的电学特性。

公开(公告)号：CN1248346A

公开(公告)日：2000-03-22

申请号：CN98802666.X

申请日：1998-02-18

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 石冢典男 ,  三浦英生 ,  池田修二 ,  铃木范夫 ,  松田安司 ,  吉田安子 ,  山本裕彦 ,  小林正道 ,  高松朗 ,  清水博文 ,  福田和司 ,  堀部晋一 ,  野添俊夫

IPC: H01L21/762

Abstract: 借助于降低半导体衬底上元件隔离沟槽的沟槽上边沿周围应力的产生,制造了一种具有高度可靠沟槽隔离结构的半导体器件,此沟槽隔离结构在沟槽上边沿处具有所需的曲率半径而不形成任何台阶,从而优化了元件隔离沟槽的形状,并使器件更精细,且改善了器件的电学特性。

公开(公告)号：CN1238557A

公开(公告)日：1999-12-15

申请号：CN99104015.5

申请日：1999-03-16

Applicant: 株式会社日立制作所

Inventor： 谷口泰弘 ,  宿利章二 ,  黑田谦一 ,  池田修二 ,  桥本孝司

IPC: H01L21/76 ,  H01L21/22 ,  H01L27/04

CPC classification number: H01L27/11526 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823892 ,  H01L27/0214 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11546

Abstract: 在半导体衬底上形成使第一井形成区和第二井形成区露出的光致抗蚀剂图形，它被用作掩模，把杂质掺入半导体衬底，由此形成埋置n井，并进一步被用作掩模，把杂质掺入半导体衬底，由此以自对准方式在埋置n井上形成浅p井。接着，去除光致抗蚀剂图形。此后，在半导体衬底主表面上形成使第一井形成区的外围区和第三井形成区露出的光致抗蚀剂图形，并被用作掩模，把杂质掺入半导体衬底，由此形成浅p井。

公开(公告)号：CN1139294A

公开(公告)日：1997-01-01

申请号：CN96103918.3

申请日：1996-03-07

Applicant: 株式会社日立制作所

Inventor： 三浦英生 ,  池田修二 ,  铃木范夫 ,  萩原康秀 ,  太田裕之 ,  西村朝雄

IPC: H01L21/316 ,  H01L21/324 ,  H01L29/78 ,  H01L27/105

CPC classification number: H01L21/28185 ,  H01L21/28202 ,  H01L21/28211 ,  H01L21/321 ,  H01L21/76202 ,  H01L29/518

Abstract: 通过在衬底上形成氧化膜，以800℃或以上的温度在惰性气氛中热处理氧化膜，接下来是形成晶体管的普通步骤，以此方法制作的半导体器件由于在氧化膜内或在衬底表面中产生的应力的减弱而在电学可靠性方而得到改善。

公开(公告)号：CN1004777B

公开(公告)日：1989-07-12

申请号：CN85108671

申请日：1985-11-27

Applicant: 株式会社日立制作所

Inventor： 池田修二 ,  小池淳义 ,  目黑怜 ,  奥山辛祐

IPC: H01L27/04 ,  H01L21/72

CPC classification number: H01L21/823807 ,  H01L27/088 ,  H01L27/0928 ,  H01L29/78 ,  H01L29/7838

Abstract: 在此公开的MOSFET具有一个与源区和漏区的导电类型相同的低杂质浓度的半导体区域，以及与栅极分离的高杂质浓度的源区和漏区，由此减小短沟道效应并提高漏结的击穿电压。

公开(公告)号：CN100474558C

公开(公告)日：2009-04-01

申请号：CN200610094395.1

申请日：1998-02-18

Applicant: 株式会社日立制作所 ,  日立超大规模集成电路系统株式会社

Inventor： 石冢典男 ,  三浦英生 ,  池田修二 ,  铃木范夫 ,  松田安司 ,  吉田安子 ,  山本裕彦 ,  小林正道 ,  高松朗 ,  清水博文 ,  福田和司 ,  堀部晋一 ,  野添俊夫

IPC: H01L21/762

Abstract: 借助于降低半导体衬底上元件隔离沟槽的沟槽上边沿周围应力的产生，制造了一种具有高度可靠沟槽隔离结构的半导体器件，此沟槽隔离结构在沟槽上边沿处具有所需的曲率半径而不形成任何台阶，从而优化了元件隔离沟槽的形状，并使器件更精细，且改善了器件的电学特性。

公开(公告)号：CN100394605C

公开(公告)日：2008-06-11

申请号：CN01814905.7

申请日：2001-12-26

Applicant: 株式会社日立制作所

Inventor： 西田彰男 ,  吉田安子 ,  池田修二

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L27/1104

Abstract: 为了提供半导体集成电路器件，如能够减少SRAM之各个存储单元中产生的软错误的高性能半导体集成电路器件，采用从二氧化硅薄膜之表面上突出的形状，形成SRAM存储单元的交叉连接部分的布线的表面，该存储单元具有一对其栅极和漏极分别交叉连接的n沟道型MISFET。在布线上形成作为电容绝缘薄膜的氮化硅薄膜和上电极。由于可以利用布线、氮化硅薄膜和上电极形成电容，所以能够减少由α射线引起的软错误。由于可以在布线的各个侧壁上形成电容，所以能够增加容量。