公开(公告)号：CN101271892A

公开(公告)日：2008-09-24

申请号：CN200810006288.8

申请日：2008-02-05

Applicant: 株式会社瑞萨科技

Inventor： 古泽健志 ,  鸭岛隆夫 ,  网代优次 ,  铃村直仁 ,  福井胜一 ,  冈田昌和

IPC: H01L27/04 ,  H01L23/522 ,  H01L23/532 ,  H01L21/822 ,  H01L21/768

CPC classification number: H01L21/76832 ,  H01L21/76834 ,  H01L21/76883

Abstract: 本发明可以提高在最下层配线中含有埋入配线的半导体装置的可靠性。在半导体基板1的主面上形成MISFETQn、Qp，并在此主面上形成着绝缘膜10、11。在绝缘膜10、11中形成接触孔12并埋入着插塞13。在埋入了插塞13的绝缘膜11上形成绝缘膜14、15、16，在绝缘膜14、15、16中形成开口部17并埋入着配线20。绝缘膜15是对绝缘膜16进行蚀刻以形成开口部17时的蚀刻终止膜，且含有硅和碳。绝缘膜11的吸湿性高，绝缘膜15的耐湿性低，但在绝缘膜11与绝缘膜15之间插入绝缘膜14，通过将绝缘膜14设为Si(硅)原子的数密度大于绝缘膜11的膜来防止形成弱电性界面。