公开(公告)号：CN116627872B

公开(公告)日：2024-02-13

申请号：CN202310613583.4

申请日：2023-05-25

Applicant: 济南智多晶微电子有限公司

Inventor： 王磊 ,  贾红 ,  韦嶔 ,  张红荣

IPC: G06F13/38 ,  G06F13/40

Abstract: 本发明公开了一种在FPGA片内实现MIPI接口的方法，包括：关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；关断FPGA的LVCMOS差分接口、关断内置电阻网络，并使能两路LVCMOS12输出接口，以利用两个管脚输出符合MIPI低速传输模式的低速信号；内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成高速差分信号；内置电阻网络连接两个管脚，以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。

公开(公告)号：CN116627872A

公开(公告)日：2023-08-22

申请号：CN202310613583.4

申请日：2023-05-25

Applicant: 济南智多晶微电子有限公司

Inventor： 王磊 ,  贾红 ,  韦嶔 ,  张红荣

IPC: G06F13/38 ,  G06F13/40

Abstract: 本发明公开了一种在FPGA片内实现MIPI接口的方法，包括：关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；关断FPGA的LVCMOS差分接口、关断内置电阻网络，并使能两路LVCMOS12输出接口，以利用两个管脚输出符合MIPI低速传输模式的低速信号；内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成高速差分信号；内置电阻网络连接两个管脚，以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。

公开(公告)号：CN218630092U

公开(公告)日：2023-03-14

申请号：CN202222984836.2

申请日：2022-11-09

Applicant: 济南智多晶微电子有限公司

Inventor： 肖婉婷 ,  贾红 ,  程显志 ,  陈维新 ,  韦嶔

IPC: G01R31/28 ,  G01R1/04 ,  H04L67/01

Abstract: 本实用新型提供了一种基于UART协议搭载SPI通信的FPGA配置测试装置，通过UART协议实现FPGA级联，能够搭载高低温模块和电源模块，通过PC端的全自动化控制，调节电压变化以及环境温度变化，实时输出信息，最终实现FPGA配置模式稳定性测试。相比于现有技术，本实用新型可以减少了测试盲区，使得测试结果更加全面；此外，本实用新型重新上电后无需人工重新再去烧写程序，不仅在实验室测试中便于工程师操作，而且在实际应用中更加可靠；减少了人力的浪费，大大提高了工作效率，缩短了工作时间。