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公开(公告)号：CN119692292A
公开(公告)日：2025-03-25
申请号：CN202411791559.0
申请日：2024-12-06
Applicant: 济南智多晶微电子有限公司
IPC: G06F30/394 , H01L23/498 , G06F30/398 , G06F115/02
Abstract: 本发明公开了一种用于实现单端‑差分复用管脚的布线方法及FPGA基板，该方法包括：确定同时满足差分阻抗和单端阻抗的设计要求的相邻间距，得到相邻间距的第一范围；确定同时满足差分信号和单端信号对串扰噪声的设计要求的相邻间距，得到相邻间距的第二范围；将第一范围和第二范围的交集作为标准相邻间距，并根据标准相邻间距确定布线方案。根据本发明提供的方法，采用能够同时满足单端信号和差分信号对串扰、阻抗的要求的线间距设计布线方案，使得依据这种布线方案设计的FPGA基板中的管脚能够达到单端信号和差分信号的复用规则。
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公开(公告)号：CN118569177B
公开(公告)日：2024-09-27
申请号：CN202411046640.6
申请日：2024-08-01
Applicant: 济南智多晶微电子有限公司
IPC: G06F30/347 , G06F30/27 , G06F18/2321
Abstract: 本发明公开了一种基于DBSCAN聚类算法的FPGA布局拥挤预估方法，包括：获取所有线网的起点和终点，并初始化最小邻域点数、最小邻域半径和所有物理资源块的拥挤度；对线网内的起点和所有终点聚类，获得聚类结果；获得全局边界盒内物理资源块的拥挤度，作为整体层次拥挤度；根据每个聚类集合的局部边界盒获得物理资源块的局部层次拥挤度，并对整体层次拥挤度进行覆盖；将当前线网对应物理资源块的拥挤度与上一轮次线网所求的拥挤度进行叠加，重复直至遍历所有线网，得到初步拥挤度；进行归一化处理并删除低拥挤区域，获得每个物理资源块的最终拥挤度。本发明对线网中的点进行聚类划分以对边界盒进行更精准的划分，从而得到更精准的拥挤度。
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公开(公告)号：CN118504492B
公开(公告)日：2024-09-13
申请号：CN202410982507.5
申请日：2024-07-22
Applicant: 济南智多晶微电子有限公司
IPC: G06F30/347 , G06F111/06 , G06N3/006 , G06N3/126
Abstract: 本发明公开了一种基于差分粒子群优化算法的FPGA布局方法，包括：获取逻辑资源的网标拓扑连接结构和FPGA芯片的物理资源信息，初始化物理资源块获得初始粒子群；获得粒子群中每个粒子的适应度值；采用轮盘赌的方式形成杂交池并对杂交池中的粒子进行差分进化形成新粒子群；利用粒子的适应度值更新存储个体最优值和全局最优值；利用个体最优值和全局最优值，对当前粒子群中每个粒子的速度和位置进行更新；进一步更新和存储个体最优值和全局最优值；重复执行至终止条件，获得FPGA布局结果。本发明使用粒子群优化算法和差分进化算法交替进行全局与局部详细搜索，能搜索到最优解的几率大大增加，提升了FPGA的布局质量。
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公开(公告)号：CN118569177A
公开(公告)日：2024-08-30
申请号：CN202411046640.6
申请日：2024-08-01
Applicant: 济南智多晶微电子有限公司
IPC: G06F30/347 , G06F30/27 , G06F18/2321
Abstract: 本发明公开了一种基于DBSCAN聚类算法的FPGA布局拥挤预估方法，包括：获取所有线网的起点和终点，并初始化最小邻域点数、最小邻域半径和所有物理资源块的拥挤度；对线网内的起点和所有终点聚类，获得聚类结果；获得全局边界盒内物理资源块的拥挤度，作为整体层次拥挤度；根据每个聚类集合的局部边界盒获得物理资源块的局部层次拥挤度，并对整体层次拥挤度进行覆盖；将当前线网对应物理资源块的拥挤度与上一轮次线网所求的拥挤度进行叠加，重复直至遍历所有线网，得到初步拥挤度；进行归一化处理并删除低拥挤区域，获得每个物理资源块的最终拥挤度。本发明对线网中的点进行聚类划分以对边界盒进行更精准的划分，从而得到更精准的拥挤度。
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公开(公告)号：CN119166836A
公开(公告)日：2024-12-20
申请号：CN202411681518.6
申请日：2024-11-22
Applicant: 济南智多晶微电子有限公司
IPC: G06F16/387 , G06F40/205
Abstract: 本发明公开了一种宏替换后确定对应原始文本列位置的方法、装置及服务器，涉及数字计算机系统技术领域，解决了现有技术中由于引入映射表破坏了预处理阶段和解析阶段的独立性、耦合性强且耗费时间长的问题；该方法包括：在预处理阶段根据宏指令对原始文本进行替换处理，并在替换位置处插入列指令，得到预处理文本；其中，列指令中的列位置为预处理阶段中列计数器的计数结果；在解析阶段逐行对预处理文本根据该行存在的列指令进行解析，并对解析阶段中列计数器的计数结果进行修改，利用修改后的计数结果，确定原始文本中关键词的列位置；本发明实现了减少查找的运行时间和运行空间，同时能够保持预处理阶段和解析阶段的独立性。
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Patent Agency Ranking
公开(公告)号：CN118069447B
公开(公告)日：2024-07-16
申请号：CN202410437654.4
申请日：2024-04-12
Applicant: 济南智多晶微电子有限公司
IPC: G06F11/22 , G06F11/263 , G06F11/273
Abstract: 本发明提供了一种自动化FPGA布线资源测试方法、装置、电子设备及存储介质，通过读取FPGA的布线资源；从FPGA的布线资源的行或列的起始位置输入测试信号，并利用寄存器调整测试信号在路径中的时延以对FPGA的布线资源进行往返测试；两个寄存器之间的路径最大时延小于测试信号的最小周期。本发明在测试路径中每间隔一段距离使用一次寄存器，仅需要两个寄存器之间的最大时延小于测试信号的最小周期，即可从输出接口输出质量好、频率高的信号。本发明对于同一段布线资源的测试来说，能够在单位时间内通过更多的波形或脉冲从而节约时间，并且当测试信号的变化速度较快时能够正常工作。
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公开(公告)号：CN118012684B
公开(公告)日：2024-07-02
申请号：CN202410417683.4
申请日：2024-04-09
Applicant: 济南智多晶微电子有限公司
IPC: G06F11/22
Abstract: 本发明公开了一种FPGA芯片逻辑资源测试方法及装置，该方法包括：利用FPGA芯片的内嵌专用硬件资源设计逻辑资源测试专用电路硬核；其中，所述内嵌专用硬件资源排布在FPGA芯片的逻辑资源以外；基于所述逻辑资源测试专用电路硬核对所述逻辑资源进行测试。本发明在对FPGA的逻辑资源进行测试时，能够同时实现较高的测试覆盖率以及较高的测试效率。
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公开(公告)号：CN118012684A
公开(公告)日：2024-05-10
申请号：CN202410417683.4
申请日：2024-04-09
Applicant: 济南智多晶微电子有限公司
IPC: G06F11/22
Abstract: 本发明公开了一种FPGA芯片逻辑资源测试方法及装置，该方法包括：利用FPGA芯片的内嵌专用硬件资源设计逻辑资源测试专用电路硬核；其中，所述内嵌专用硬件资源排布在FPGA芯片的逻辑资源以外；基于所述逻辑资源测试专用电路硬核对所述逻辑资源进行测试。本发明在对FPGA的逻辑资源进行测试时，能够同时实现较高的测试覆盖率以及较高的测试效率。
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公开(公告)号：CN116627872B
公开(公告)日：2024-02-13
申请号：CN202310613583.4
申请日：2023-05-25
Applicant: 济南智多晶微电子有限公司
Abstract: 本发明公开了一种在FPGA片内实现MIPI接口的方法，包括：关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；关断FPGA的LVCMOS差分接口、关断内置电阻网络，并使能两路LVCMOS12输出接口，以利用两个管脚输出符合MIPI低速传输模式的低速信号；内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成高速差分信号；内置电阻网络连接两个管脚，以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。
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公开(公告)号：CN116627872A
公开(公告)日：2023-08-22
申请号：CN202310613583.4
申请日：2023-05-25
Applicant: 济南智多晶微电子有限公司
Abstract: 本发明公开了一种在FPGA片内实现MIPI接口的方法，包括：关断FPGA的两路LVCMOS12输出接口、使能LVCMOS差分接口，并使能FPGA的内置电阻网络，以利用两路LVCMOS12输出接口对应的两个管脚输出符合MIPI高速传输模式的高速差分信号；关断FPGA的LVCMOS差分接口、关断内置电阻网络，并使能两路LVCMOS12输出接口，以利用两个管脚输出符合MIPI低速传输模式的低速信号；内置电阻网络用于对LVCMOS差分接口输出的原始差分信号进行降压和钳位，形成高速差分信号；内置电阻网络连接两个管脚，以将高速差分信号连至两个管脚。本发明有效解决了FPGA芯片内部兼容MIPI接口的问题。
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