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公开(公告)号：CN105913875B
公开(公告)日：2019-11-26
申请号：CN201610200572.3
申请日：2016-03-31
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
Abstract: 控制电路、存储装置及操作方法。该控制电路，包括：电源；第一节点；第二节点；第三节点；第四节点；钳位单元；充电单元；隔断单元；连接单元；上拉单元，其中，第一节点耦接到钳位单元的一端；钳位单元的另一端耦接到充电单元，钳位单元配置为根据施加至其控制端的钳位电压而导通或截止；充电单元一端耦接在钳位单元的另一端和第二节点之间；隔断单元耦接在第一节点和第二节点之间，隔断单元根据第三节点的电压而导通或截止；连接单元配置为响应于第四节点的电压为第二电压而将第二节点的电压设置为第一电压；上拉单元配置为响应于第四节点的电压为第一电压而将第二节点的电压设置为电源电压。
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公开(公告)号：CN105741877A
公开(公告)日：2016-07-06
申请号：CN201610048264.3
申请日：2016-01-25
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
IPC: G11C16/34
Abstract: 本发明的实施例提供感测电路、存储装置以及操作该存储装置的方法。该感测电路包括：电源输入端；依次连接的输入节点、感测节点和输出节点；预充电电路，耦接在该电源输入端和该感测节点之间；隔断单元，耦接在该感测节点和该输入节点之间；以及输出单元，耦接到该感测节点，并且配置为根据该感测节点的电压而在该输出节点输出第一输出信号，其中，当该感测节点的电压小于设定阈值电平时，该第一输出信号为第一逻辑电平，当该感测节点的电压大于或等于该设定阈值电平时，该第一输出信号为第二逻辑电平，并且该隔断单元响应于该第一输出信号为该第一逻辑电平而截止，并且该隔断单元响应于该第一输出信号为该第二逻辑电平而导通。
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公开(公告)号：CN105741877B
公开(公告)日：2019-11-08
申请号：CN201610048264.3
申请日：2016-01-25
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
IPC: G11C16/34
Abstract: 本发明的实施例提供感测电路、存储装置以及操作该存储装置的方法。该感测电路包括：电源输入端；依次连接的输入节点、感测节点和输出节点；预充电电路，耦接在该电源输入端和该感测节点之间；隔断单元，耦接在该感测节点和该输入节点之间；以及输出单元，耦接到该感测节点，并且配置为根据该感测节点的电压而在该输出节点输出第一输出信号，其中，当该感测节点的电压小于设定阈值电平时，该第一输出信号为第一逻辑电平，当该感测节点的电压大于或等于该设定阈值电平时，该第一输出信号为第二逻辑电平，并且该隔断单元响应于该第一输出信号为该第一逻辑电平而截止，并且该隔断单元响应于该第一输出信号为该第二逻辑电平而导通。
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公开(公告)号：CN105913875A
公开(公告)日：2016-08-31
申请号：CN201610200572.3
申请日：2016-03-31
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
Abstract: 控制电路、存储装置及操作方法。该控制电路，包括：电源；第一节点；第二节点；第三节点；第四节点；钳位单元；充电单元；隔断单元；连接单元；上拉单元，其中，第一节点耦接到钳位单元的一端；钳位单元的另一端耦接到充电单元，钳位单元配置为根据施加至其控制端的钳位电压而导通或截止；充电单元一端耦接在钳位单元的另一端和第二节点之间；隔断单元耦接在第一节点和第二节点之间，隔断单元根据第三节点的电压而导通或截止；连接单元配置为响应于第四节点的电压为第二电压而将第二节点的电压设置为第一电压；上拉单元配置为响应于第四节点的电压为第一电压而将第二节点的电压设置为电源电压。
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公开(公告)号：CN105976866B
公开(公告)日：2019-11-26
申请号：CN201610252389.8
申请日：2016-04-21
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
IPC: G11C16/10
Abstract: 二进制数据序列的编码方法、存储装置和电子设备。在所述编码方法中，所述二进制数据序列包括n位数据，n为大于1的整数，其中在所述n位数据中包括m个逻辑“0”数据，0≤m≤n，m为整数，当m＝0时，所述二进制数据序列被编码为0；当m＝1时，该二进制数据序列编码为1～C(n,1)之间的数值；当1＜m＜n时，该二进制数据序列编码为在之间的数值；当m＝n时，所述二进制数据序列被编码为2n‑1。所述存储装置的缓存电路中存储的数据采用上述编码方法。
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公开(公告)号：CN105976866A
公开(公告)日：2016-09-28
申请号：CN201610252389.8
申请日：2016-04-21
Applicant: 清华大学 , 北京兆易创新科技股份有限公司
IPC: G11C16/10
Abstract: 二进制数据序列的编码方法、存储装置和电子设备。在所述编码方法中，所述二进制数据序列包括n位数据，n为大于1的整数，其中在所述n位数据中包括m个逻辑“0”数据，0≤m≤n，m为整数，当m＝0时，所述二进制数据序列被编码为0；当m＝1时，该二进制数据序列编码为1～C(n,1)之间的数值；当1＜m＜n时，该二进制数据序列编码为在之间的数值；当m＝n时，所述二进制数据序列被编码为2n‑1。所述存储装置的缓存电路中存储的数据采用上述编码方法。
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