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公开(公告)号：CN104733053B
公开(公告)日：2019-04-12
申请号：CN201410772622.6
申请日：2014-12-12
Applicant: 爱思开海力士有限公司
Inventor： 郑椿锡
IPC: G11C29/56
Abstract: 一种半导体存储器件包括：操作控制块，其适于响应于第一预设命令和经由地址焊盘输入的地址信号来控制至/从测试公共模式和测试应用模式的进入/离开；测试正常输入块，其适于在所述测试应用模式下响应于所述第一预设命令来将所述地址信号作为测试操作信号接收；测试公共输入块，其适于在所述测试公共模式下响应于第二预设命令来将经由数据焊盘输入的数据信号作为所述测试操作信号接收；以及内部电路，其适于在所述测试应用模式下响应于所述测试操作信号来执行预设测试操作。
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公开(公告)号：CN104733053A
公开(公告)日：2015-06-24
申请号：CN201410772622.6
申请日：2014-12-12
Applicant: 爱思开海力士有限公司
Inventor： 郑椿锡
IPC: G11C29/56
Abstract: 一种半导体存储器件包括：操作控制块，其适于响应于第一预设命令和经由地址焊盘输入的地址信号来控制至/从测试公共模式和测试应用模式的进入/离开；测试正常输入块，其适于在所述测试应用模式下响应于所述第一预设命令来将所述地址信号作为测试操作信号接收；测试公共输入块，其适于在所述测试公共模式下响应于第二预设命令来将经由数据焊盘输入的数据信号作为所述测试操作信号接收；以及内部电路，其适于在所述测试应用模式下响应于所述测试操作信号来执行预设测试操作。
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公开(公告)号：CN103838684A
公开(公告)日：2014-06-04
申请号：CN201310283606.6
申请日：2013-07-08
Applicant: 爱思开海力士有限公司
Inventor： 郑椿锡
IPC: G06F13/16 , H01L25/065
CPC classification number: H03K3/36 , G11C5/02 , G11C7/1048 , H03K19/018585 , H03K19/018592
Abstract: 一种多芯片系统可以包括多个芯片和被所述多个芯片共用的通道。所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给通道。传输电路的驱动能力基于所述多个芯片的数量来调整。
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公开(公告)号：CN111540391A
公开(公告)日：2020-08-14
申请号：CN201911270809.5
申请日：2019-12-12
Applicant: 爱思开海力士有限公司
IPC: G11C7/22
Abstract: 本发明涉及层叠存储器件及包含其的存储系统。所述层叠存储器件包括：多个半导体芯片，所述多个半导体芯片被层叠并通过多个穿通电极传送信号，其中至少一个半导体芯片包括：重新定时电路，适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存输入信号的重新定时操作以输出经重新定时的信号，并将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；以及传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
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公开(公告)号：CN105405459B
公开(公告)日：2019-12-13
申请号：CN201510498596.7
申请日：2015-08-13
Applicant: 爱思开海力士有限公司
Inventor： 郑椿锡
IPC: G11C5/06
Abstract: 一种实施例可以包括第一复制驱动器群组，其被配置成复制物理区的输出驱动器；第二复制驱动器群组，其被配置成复制测试电极区的输出驱动器，所述测试电极区用于直接存取存储器；以及阻抗校准单元，其被配置为单独执行第一复制驱动器群组以及第二复制驱动器群组的阻抗匹配操作。
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Patent Agency Ranking
公开(公告)号：CN111540391B
公开(公告)日：2023-08-08
申请号：CN201911270809.5
申请日：2019-12-12
Applicant: 爱思开海力士有限公司
IPC: G11C7/22
Abstract: 本发明涉及层叠存储器件及包含其的存储系统。所述层叠存储器件包括：多个半导体芯片，所述多个半导体芯片被层叠并通过多个穿通电极传送信号，其中至少一个半导体芯片包括：重新定时电路，适于接收输入信号以及第一时钟和第二时钟，基于所述第二时钟来执行锁存输入信号的重新定时操作以输出经重新定时的信号，并将所述重新定时操作的延迟时间反映到所述第一时钟中以输出复制时钟；以及传送电路，所述传送电路适于基于所述复制时钟来将所述经重新定时的信号传送到所述穿通电极。
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公开(公告)号：CN106782641B
公开(公告)日：2020-06-26
申请号：CN201610445646.X
申请日：2016-06-20
Applicant: 爱思开海力士有限公司
IPC: G11C11/406
Abstract: 提供了一种层叠存储器件，其包括基底裸片和多个核心裸片。基底裸片可以包括：弱单元地址储存单元，用于储存弱单元地址；串行化单元，用于选择弱单元地址中的至少一个作为目标弱单元地址，将选中的目标弱单元地址转换成串行弱单元地址，以及同步于串行弱单元地址而输出选通信号；去串行化单元，用于基于选通信号来储存串行弱单元地址，以及基于刷新结束信号来将储存的地址转换成并行弱单元地址；以及刷新控制单元，用于选择并行弱单元地址或基于刷新信号产生的刷新地址，以及输出目标地址。
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公开(公告)号：CN109872763A
公开(公告)日：2019-06-11
申请号：CN201811108029.6
申请日：2018-09-21
Applicant: 爱思开海力士有限公司
IPC: G11C29/12
Abstract: 本发明提供一种用于提高存储器可靠性的存储系统及其存储器管理方法，其中存储系统包括第一存储器和第二存储器，每个存储器都被配置为储存数据。存储系统还包括可操作地连接到第一存储器和第二存储器的测试和修复电路。测试和修复电路被配置为接收测试启动信号，并且响应于接收到测试启动信号来对第一存储器和第二存储器中的至少一个执行测试操作。测试和修复电路还被配置为基于测试操作的结果来对第一存储器和第二存储器中的至少一个执行修复操作。
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公开(公告)号：CN103838684B
公开(公告)日：2019-02-01
申请号：CN201310283606.6
申请日：2013-07-08
Applicant: 爱思开海力士有限公司
Inventor： 郑椿锡
IPC: G06F13/16 , H01L25/065
Abstract: 一种多芯片系统可以包括多个芯片和被所述多个芯片共用的通道。所述多个芯片中的至少一个芯片包括传输电路，所述传输电路被配置为将信号传输给通道。传输电路的驱动能力基于所述多个芯片的数量来调整。
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公开(公告)号：CN103870410B
公开(公告)日：2018-04-17
申请号：CN201310553101.7
申请日：2013-11-08
Applicant: 爱思开海力士有限公司
IPC: G06F13/16
CPC classification number: G11C7/00 , G06F13/1684 , Y02D10/14
Abstract: 一种被配置成经由通道交换信号的半导体存储系统，可以包括：存储器控制器件，其被配置成具有多个通道；多个存储器件，其被配置成与多个通道中的每个通道连接，其中，多个通道共享多个存储器件中的至少一个。
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