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公开(公告)号：CN116168741A
公开(公告)日：2023-05-26
申请号：CN202210429214.5
申请日：2022-04-22
Applicant: 爱思开海力士有限公司
IPC: G11C11/406
Abstract: 本申请公开了一种半导体装置，该半导体装置可以包括：第一接收器，被配置为从耦接到端接电阻器的接收节点接收芯片选择信号并且被配置为生成第一内部芯片选择信号；命令脉冲生成电路，被配置为基于内部命令地址和第一内部芯片选择信号生成用于进入自刷新操作的命令脉冲；以及操作控制电路，被配置为当半导体装置基于命令脉冲进入自刷新操作时生成调整端接电阻器的值的电阻器值改变信号。
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公开(公告)号：CN110060714B
公开(公告)日：2022-12-02
申请号：CN201810649241.7
申请日：2018-06-22
Applicant: 爱思开海力士有限公司
IPC: G11C7/10
Abstract: 本发明公开了一种半导体器件以及包括其的半导体系统。半导体器件包括操作控制电路和模式寄存器激活信号发生电路。操作控制电路响应于外部设置信号和命令而产生芯片识别储存控制信号、选择识别储存控制信号和模式寄存器设置信号。模式寄存器激活信号发生电路响应于芯片识别储存控制信号和选择识别储存控制信号而产生芯片识别和选择识别。当芯片识别与选择识别相同时，模式寄存器激活信号发生电路还响应于模式寄存器设置信号而产生用于控制模式寄存器设置操作的模式寄存器激活信号。
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公开(公告)号：CN107919150B
公开(公告)日：2021-12-14
申请号：CN201710805174.9
申请日：2017-09-08
Applicant: 爱思开海力士有限公司
Inventor： 金昌铉
Abstract: 可以提供一种半导体器件。半导体器件可以包括锁存控制信号发生电路，其被配置为基于更新信号而将根据命令被输入锁存控制信号发生电路的次数来计数的计数信号与具有随机组合的随机信号进行比较，以产生被使能的锁存控制信号。半导体器件可以包括储存电路，其被配置为基于锁存控制信号来锁存地址以产生锁存的地址。半导体器件可以包括内部电路，其被配置为接收锁存的地址以执行内部操作。
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公开(公告)号：CN112216680A
公开(公告)日：2021-01-12
申请号：CN201911251130.1
申请日：2019-12-09
Applicant: 爱思开海力士有限公司
Inventor： 金昌铉
IPC: H01L23/544 , H01L23/498 , H01L23/538 , G01R31/26 , G01R31/28 , G01R31/52 , G01R31/54
Abstract: 本发明公开一种包括穿通电极的半导体器件。半导体器件包括：第一半导体芯片；以及第二半导体芯片，其层叠在第一半导体芯片上，并且通过第一穿通电极和第二穿通电极而电连接至第一半导体芯片。在第二测试操作期间，第一半导体芯片可以将第一穿通电极电连接至第三测试电阻器。在第二测试操作期间，第一半导体芯片可以检测第一内部节点的电压电平，以测试第一穿通电极与第二穿通电极之间的短路故障，第一内部节点的电压电平由第三测试电阻器以及第一穿通电极和第二穿通电极的电阻值来确定。
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公开(公告)号：CN105679353B
公开(公告)日：2020-12-08
申请号：CN201510509466.9
申请日：2015-08-18
Applicant: 爱思开海力士有限公司
IPC: G11C5/02
Abstract: 一种锁存电路可以包括：第一储存节点到第四储存节点；第一晶体管对到第四晶体管对，每个晶体管对包括通过第一储存节点到第四储存节点中的对应的一个串联连接的PMOS晶体管和NMOS晶体管，其中，第一储存节点到第四储存节点中的每个连接到前一级中的晶体管对的NMOS晶体管的栅极以及后一级中的晶体管对的PMOS晶体管的栅极；第一连接单元，其适用于当执行读取操作和写入操作时将数据总线与第一储存节点到第四储存节点中的第K储存节点相连接，其中，K是1以上且4以下的整数；以及第二连接单元，其适用于当执行写入操作时将数据总线与第一储存节点到第四储存节点中除了第K储存节点之外的一个或更多个相连接。
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Patent Agency Ranking
公开(公告)号：CN109935272A
公开(公告)日：2019-06-25
申请号：CN201810937766.0
申请日：2018-08-17
Applicant: 爱思开海力士有限公司
IPC: G11C29/42
Abstract: 本发明公开了一种半导体器件及包括其的电子系统。半导体系统包括第一半导体器件和第二半导体器件。第一半导体器件根据包括与错误发生次数有关的信息的错误代码的逻辑电平组合来产生第一错误清洗控制信号和第二错误清洗控制信号。第二半导体器件在刷新操作期间响应于第一错误清洗控制信号而在第一周期时间执行存储区的错误清洗操作，以及在刷新操作期间响应于第二错误清洗控制信号而在第二周期时间执行存储区的错误清洗操作。
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公开(公告)号：CN109286390A
公开(公告)日：2019-01-29
申请号：CN201711328397.7
申请日：2017-12-13
Applicant: 爱思开海力士有限公司
Inventor： 金昌铉
Abstract: 一种半导体器件包括命令输入电路和内部命令发生电路。命令输入电路与时钟信号同步来产生如果外部命令输入给命令输入电路则被使能的输入命令。内部命令发生电路同步于通过将时钟信号的频率分频而产生的第一分时钟信号和第二分时钟信号、根据等待时间信息信号将输入命令延迟预定时段来产生内部命令。所述预定时段被设置成等于第一延迟量与第二延迟量之和，第一延迟量与第二分时钟信号的周期时间的“N”倍相对应，第二延迟量与时钟信号的周期时间的“M”倍相对应。
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公开(公告)号：CN106601284A
公开(公告)日：2017-04-26
申请号：CN201610133027.7
申请日：2016-03-09
Applicant: 爱思开海力士有限公司
IPC: G11C11/406 , G11C11/408
Abstract: 一种存储器件可以包括：激活控制器，被配置为在激活信号被激活时，响应于刷新控制信号和行使能信号来输出行激活信号；刷新控制器，被配置为响应于刷新信号、预充电信号和预充电停止信号来产生并储存用于控制刷新操作的标志位，并且将与储存的标志位相对应的行使能信号输出至激活控制器；以及单元阵列电路，被配置为响应于行激活信号来执行存储单元阵列区域中的刷新操作。
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公开(公告)号：CN104699640A
公开(公告)日：2015-06-10
申请号：CN201410553631.6
申请日：2014-10-17
Applicant: 爱思开海力士有限公司
CPC classification number: G11C8/18
Abstract: 一种半导体存储器件包括：时钟信号发生单元，其适于对外部时钟信号进行分频以产生与外部时钟信号的奇数周期相对应的第一内部时钟信号和与偶数周期相对应的第二内部时钟信号；第一输入单元，其适于响应于第一内部时钟信号来接收外部命令信号和外部地址信号；第二输入单元，其适于响应于第二内部时钟信号来接收外部命令信号和外部地址信号；以及操作控制单元，其适于在降速模式期间，将第一输入单元和第二输入单元中的一个使能，而将第一输入单元和第二输入单元中的另一个禁止。
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