公开(公告)号：CN104519367B

公开(公告)日：2019-06-11

申请号：CN201410515393.X

申请日：2014-09-29

Applicant: 瑞萨电子株式会社

Inventor： 柴山哲也 ,  望月诚二 ,  岩田宪一 ,  木村基

IPC: H04N19/61 ,  H04N19/176 ,  H04N19/124 ,  H04N19/96

CPC classification number: H04N19/44 ,  H04N19/436 ,  H04N19/61

Abstract: 本发明涉及视频解码处理装置及其操作方法。公开了一种视频解码处理装置，其能降低开始并行解码处理的开销。该视频解码处理装置包括解析单元，以及第一和第二视频处理单元。包括分别具有预定像素大小的最大编码单元的信息的编码比特流被供应到解析单元的输入端子。解析单元执行编码比特流的语法的解析，由此由最大编码单元生成可并行处理的第一和第二中间流。第一视频处理单元和第二视频处理单元并行处理由解析单元生成的第一和第二中间流。

公开(公告)号：CN101547358B

公开(公告)日：2014-01-15

申请号：CN200910005428.4

申请日：2009-01-20

Applicant: 瑞萨电子株式会社

Inventor： 松本圭介 ,  望月诚二 ,  岩田宪一 ,  泉原史幸 ,  木村基

IPC: H04N7/26 ,  H04N7/50

CPC classification number: H04N19/86 ,  H04N19/103 ,  H04N19/124 ,  H04N19/17 ,  H04N19/176 ,  H04N19/436 ,  H04N19/61

Abstract: 本发明提供了一种图像编码设备，在不形成条带的情况下，其不需要在跨过并行处理区域边界的连续宏块之间的量化参数的引用。图像编码设备从并行处理区域的顶部顺序地通过并行处理对编码目标图像的宏块进行编码，并且该图像编码设备具有用于每个并行处理区域的编码元件。当并行处理区域的顶部宏块的所有量化正交变换系数为零时，编码元件将非零系数添加到部分系数，使得系数为非零。因此，抑制在每个并行处理区域的顶部宏块中生成跳过宏块。由于没有必要形成条带，因此在并行处理区域边界上应用预测，因而编码效率提高。在解码时不会产生错误，并且解码图像质量不会劣化。

公开(公告)号：CN118675035A

公开(公告)日：2024-09-20

申请号：CN202410154716.0

申请日：2024-02-04

Applicant: 瑞萨电子株式会社

Inventor： 木村基 ,  仓持健太 ,  大林雄次

IPC: G06V10/94 ,  G06V10/82 ,  G06V10/44 ,  G06V10/26

Abstract: 一种根据实施例的图像处理设备包括：图像分割单元，根据用于图像处理的内核的大小，将输入图像数据分割成第一分割图像数据和具有与该第一分割图像数据的预定重叠区域的第二分割图像数据；重用数据确定单元，确定在对第一分割图像数据中的第二分割图像数据执行图像处理时重用的第一重用数据；以及存储器管理单元，在存储器中，将通过对第一分割图像数据执行图像处理而获得的第一分割图像的第一处理数据，存储在除存储第一重用数据的区域之外的区域中，并且分配存储第二分割图像数据的区域以与存储第一重用数据的区域相邻。

公开(公告)号：CN104519367A

公开(公告)日：2015-04-15

申请号：CN201410515393.X

申请日：2014-09-29

Applicant: 瑞萨电子株式会社

Inventor： 柴山哲也 ,  望月诚二 ,  岩田宪一 ,  木村基

IPC: H04N19/61 ,  H04N19/176 ,  H04N19/124 ,  H04N19/96

CPC classification number: H04N19/44 ,  H04N19/436 ,  H04N19/61

Abstract: 本发明涉及视频解码处理装置及其操作方法。公开了一种视频解码处理装置，其能降低开始并行解码处理的开销。该视频解码处理装置包括解析单元，以及第一和第二视频处理单元。包括分别具有预定像素大小的最大编码单元的信息的编码比特流被供应到解析单元的输入端子。解析单元执行编码比特流的语法的解析，由此由最大编码单元生成可并行处理的第一和第二中间流。第一视频处理单元和第二视频处理单元并行处理由解析单元生成的第一和第二中间流。