公开(公告)号：CN109815036A

公开(公告)日：2019-05-28

申请号：CN201811386781.7

申请日：2018-11-20

Applicant: 瑞萨电子株式会社

Inventor： 山手章弘 ,  多木良孝 ,  龟井达也 ,  汤山洋一

IPC: G06F11/00

Abstract: 本申请涉及半导体装置。现有的半导体装置不能检测在除了运算核心之外的模式切换处理所需的电路中发生的故障，从而可靠性不够。本发明的实施例的半导体装置包括：选择器，对应于多个运算核心中的用作在锁步模式中检查运算核心的一个运算核心而提供，并且在锁步模式中，阻止从对应的运算核心输出的接口信号，并且在分离模式中，使从对应的运算核心输出的接口信号通过；访问监测器，监测经由选择器输出的接口信号，并且当检测到接口信号的异常状态时，输出误差信号；以及误差控制单元，基于从访问监测器输出的误差信号，向高层级系统输出异常状态处理请求。

公开(公告)号：CN105930136A

公开(公告)日：2016-09-07

申请号：CN201610101924.X

申请日：2016-02-24

Applicant: 瑞萨电子株式会社

Inventor： 山下源 ,  龟井达也

IPC: G06F9/34

Abstract: 本申请涉及处理器和指令码生成设备。在包括指令预取缓冲器以从存储器预取具有连续地址的指令组的处理器中，降低了发生总线比所需更多地被指令预取占用的情况的概率。处理器包括指令获取地址发生器，其控制将被预取到指令预取缓冲器中的指令的地址和量。指令获取地址发生器包括存储指令的指令预取量的表，以使得指令预取缓冲器与处理执行单元中出现的分支的分支目的地地址相关联地执行预取。当处理执行单元中出现分支时，指令获取地址发生器使得指令预取缓冲器预取与包括所出现分支的分支目的地地址的所关注的分支目的地地址相对应的指令预取量的指令。

公开(公告)号：CN105930136B

公开(公告)日：2020-12-04

申请号：CN201610101924.X

申请日：2016-02-24

Applicant: 瑞萨电子株式会社

Inventor： 山下源 ,  龟井达也

IPC: G06F9/34

Abstract: 本申请涉及处理器和指令码生成设备。在包括指令预取缓冲器以从存储器预取具有连续地址的指令组的处理器中，降低了发生总线比所需更多地被指令预取占用的情况的概率。处理器包括指令获取地址发生器，其控制将被预取到指令预取缓冲器中的指令的地址和量。指令获取地址发生器包括存储指令的指令预取量的表，以使得指令预取缓冲器与处理执行单元中出现的分支的分支目的地地址相关联地执行预取。当处理执行单元中出现分支时，指令获取地址发生器使得指令预取缓冲器预取与包括所出现分支的分支目的地地址的所关注的分支目的地地址相对应的指令预取量的指令。