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公开(公告)号：CN109358903A
公开(公告)日：2019-02-19
申请号：CN201810652432.9
申请日：2018-06-22
Applicant: 瑞萨电子株式会社
Inventor： 山下源
Abstract: 本申请涉及数据访问设备和访问错误通知方法。实现了通过总线主设备针对推测性访问的错误通知和通过总线从设备针对非推测性访问的错误通知，同时抑制了总线主设备的电路规模。总线请求包括用于选择针对访问的错误通知是由总线从设备还是由总线主设备来执行的模式信息。在总线请求中包括指示由总线从设备来执行错误通知的模式信息的情况下，当发生针对该总线请求中的访问的错误时，总线从设备执行错误通知。在已经固定了推测性加载访问的指令的执行并且已经从总线从设备接收到用于加载访问的错误信息的情况下，总线主设备基于该错误信息来执行错误通知。
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Patent Agency Ranking
公开(公告)号：CN104011692B
公开(公告)日：2017-03-01
申请号：CN201180075908.3
申请日：2011-12-26
Applicant: 瑞萨电子株式会社
IPC: G06F12/0864 , G06F12/126 , G06F12/127 , G06F11/10
CPC classification number: G06F12/0864 , G06F11/1064 , G06F12/126 , G06F12/127 , G06F2212/1028 , G06F2212/6032 , Y02D10/13
Abstract: 根据基于作为地址信息的一部分的标记地址信息而生成的选择数据的值，从多个路中选择部分路，读取高速缓存标记。另外，高速缓冲存储器在进行高速缓存填充时，对与从所述选择数据的值相应的部分路中选择出的高速缓存条目，进行高速缓存填充。对用于路选择的选择数据，例如使用针对标记地址信息的奇偶校验数据，基于奇偶校验数据的值，选择读取高速缓存标记的路，进而选择进行高速缓存填充的高速缓存条目的路。
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公开(公告)号：CN105930136B
公开(公告)日：2020-12-04
申请号：CN201610101924.X
申请日：2016-02-24
Applicant: 瑞萨电子株式会社
IPC: G06F9/34
Abstract: 本申请涉及处理器和指令码生成设备。在包括指令预取缓冲器以从存储器预取具有连续地址的指令组的处理器中，降低了发生总线比所需更多地被指令预取占用的情况的概率。处理器包括指令获取地址发生器，其控制将被预取到指令预取缓冲器中的指令的地址和量。指令获取地址发生器包括存储指令的指令预取量的表，以使得指令预取缓冲器与处理执行单元中出现的分支的分支目的地地址相关联地执行预取。当处理执行单元中出现分支时，指令获取地址发生器使得指令预取缓冲器预取与包括所出现分支的分支目的地地址的所关注的分支目的地地址相对应的指令预取量的指令。
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公开(公告)号：CN104011692A
公开(公告)日：2014-08-27
申请号：CN201180075908.3
申请日：2011-12-26
Applicant: 瑞萨电子株式会社
IPC: G06F12/08
CPC classification number: G06F12/0864 , G06F11/1064 , G06F12/126 , G06F12/127 , G06F2212/1028 , G06F2212/6032 , Y02D10/13
Abstract: 根据基于作为地址信息的一部分的标记地址信息而生成的选择数据的值，从多个路中选择部分路，读取高速缓存标记。另外，高速缓冲存储器在进行高速缓存填充时，对与从所述选择数据的值相应的部分路中选择出的高速缓存条目，进行高速缓存填充。对用于路选择的选择数据，例如使用针对标记地址信息的奇偶校验数据，基于奇偶校验数据的值，选择读取高速缓存标记的路，进而选择进行高速缓存填充的高速缓存条目的路。
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公开(公告)号：CN109358903B
公开(公告)日：2023-10-24
申请号：CN201810652432.9
申请日：2018-06-22
Applicant: 瑞萨电子株式会社
Inventor： 山下源
Abstract: 本申请涉及数据访问设备和访问错误通知方法。实现了通过总线主设备针对推测性访问的错误通知和通过总线从设备针对非推测性访问的错误通知，同时抑制了总线主设备的电路规模。总线请求包括用于选择针对访问的错误通知是由总线从设备还是由总线主设备来执行的模式信息。在总线请求中包括指示由总线从设备来执行错误通知的模式信息的情况下，当发生针对该总线请求中的访问的错误时，总线从设备执行错误通知。在已经固定了推测性加载访问的指令的执行并且已经从总线从设备接收到用于加载访问的错误信息的情况下，总线主设备基于该错误信息来执行错误通知。
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公开(公告)号：CN105930136A
公开(公告)日：2016-09-07
申请号：CN201610101924.X
申请日：2016-02-24
Applicant: 瑞萨电子株式会社
IPC: G06F9/34
Abstract: 本申请涉及处理器和指令码生成设备。在包括指令预取缓冲器以从存储器预取具有连续地址的指令组的处理器中，降低了发生总线比所需更多地被指令预取占用的情况的概率。处理器包括指令获取地址发生器，其控制将被预取到指令预取缓冲器中的指令的地址和量。指令获取地址发生器包括存储指令的指令预取量的表，以使得指令预取缓冲器与处理执行单元中出现的分支的分支目的地地址相关联地执行预取。当处理执行单元中出现分支时，指令获取地址发生器使得指令预取缓冲器预取与包括所出现分支的分支目的地地址的所关注的分支目的地地址相对应的指令预取量的指令。
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