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公开(公告)号：CN107546273B
公开(公告)日：2020-07-31
申请号：CN201710726322.8
申请日：2017-08-22
Applicant: 电子科技大学
Abstract: 本发明提供一种具有抗SEB能力的VDMOS器件，从下到上依次层叠金属化漏极、第一导电类型半导体衬底、第一导电类型半导体外延层、金属化源极；还包括第二导电类型半导体体区、第一导电类型半导体源区、第二导电类型半导体体接触区，两侧的第二导电类型半导体体区之间具有栅极结构；本发明通过在第二导电类型半导体体区的底部引入载流子引导区，引导区的杂质分布能够产生自建电场，该自建电场能够引导载流子避免流经第二导电类型半导体体区位于第一导电类型半导体源区正下方的部分，从而防止了寄生三极管的开启，提高了单粒子辐射时的VDMOS的抗SEB能力。
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公开(公告)号：CN107579114B
公开(公告)日：2020-05-26
申请号：CN201710708389.9
申请日：2017-08-17
Applicant: 电子科技大学
IPC: H01L29/745 , H01L29/423 , H01L29/51
Abstract: 本发明提供一种具有复合栅介质的栅控晶闸管，从下到上依次层叠金属化阳极、第一导电类型半导体衬底、第二导电类型半导体外延层、金属化阴极；还包括第一导电类型半导体阱区、第二导电类型半导体阱区、重掺杂第一导电类型半导体区、栅极结构；栅极结构由第一介质材料层、第二介质材料层以及位于两种介质材料层上表面的栅电极构成；第一介质材料层的厚度等于第二介质材料层的厚度，第一介质材料层的介电常数低于第二介质材料层；本发明减小了关断沟道的阈值电压，同时不影响导通时的阈值电压，提升了栅控晶闸管器件的可靠性。
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公开(公告)号：CN107564965B
公开(公告)日：2020-03-31
申请号：CN201710726660.1
申请日：2017-08-22
Applicant: 电子科技大学
Abstract: 本发明提供一种横向双扩散MOS器件，包括第一导电类型半导体衬底、第一导电类型半导体体区、第二导电类型半导体漂移区、第二导电类型半导体源区、高掺杂第一导电类型半导体体接触区、栅极结构，栅极结构包括多晶硅栅电极和栅氧化层，第二导电类型半导体漂移区内部上表面还具有至少两个多晶硅岛，多晶硅岛存储着均匀分布的电荷；从第一导电类型半导体体区到第二导电类型半导体漏极区的方向，多晶硅岛的底部到第一导电类型半导体衬底的距离依次增加；本发明在漂移区设置了多个不同深度的存储电荷的多晶硅岛，通过改变电荷量和所需要耗尽的漂移区宽度，使漂移区的电场分布更均匀，提高器件的反向阻断电压。
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公开(公告)号：CN107516671B
公开(公告)日：2020-03-31
申请号：CN201710709133.X
申请日：2017-08-17
Applicant: 电子科技大学
IPC: H01L29/745 , H01L29/06
Abstract: 本发明提供一种改善关断特性的栅控晶闸管器件，从下到上依次层叠金属化阳极、第一导电类型半导体衬底、第二导电类型半导体外延层、金属化阴极；还包括第一导电类型半导体阱区、第二导电类型半导体阱区、重掺杂第一导电类型半导体区、栅极结构；仅在所述第二导电类型半导体阱区的一侧具有轻掺杂第一导电类型半导体区，轻掺杂第一导电类型半导体区的下表面与第一导电类型半导体阱区相接触，轻掺杂第一导电类型半导体区的掺杂浓度和宽度满足在多晶硅栅极零偏压时，轻掺杂第一导电类型半导体区被第二导电类型半导体区完全耗尽；本发明提高了栅控晶闸管器件的最大可关断电流，同时有效地防止关断失效，提高栅控晶闸管器件的可靠性。
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Patent Agency Ranking
公开(公告)号：CN106356401B
公开(公告)日：2019-11-29
申请号：CN201611047830.5
申请日：2016-11-21
Applicant: 电子科技大学
IPC: H01L29/06
Abstract: 本发明属于半导体功率器件制备技术领域，特别涉及一种功率半导体器件的场限环终端结构。该终端结构的终端区域具有两个或两个以上的深度不等的沟槽，所述沟槽紧密相连且沟槽内填充有相同的绝缘介质，所述沟槽中深度最小的沟槽的上侧面与有源区的主结相邻，沟槽底部进行掺杂形成终端区浮空场环。本发明将具有水平间距的浮空场环结构向器件内部折叠，可以充分利用体内漂移区厚度，从而缩小终端的横向面积，提高了终端的利用效率。
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公开(公告)号：CN107546274A
公开(公告)日：2018-01-05
申请号：CN201710726672.4
申请日：2017-08-22
Applicant: 电子科技大学
Abstract: 本发明提供一种具有阶梯型沟槽的LDMOS器件，包括第一导电类型半导体衬底、第一导电类型半导体体区、第二导电类型半导体漂移区、第二导电类型半导体源区、高掺杂第一导电类型半导体体接触区、栅极结构，栅极结构包括多晶硅栅电极和栅氧化层，第二导电类型半导体漂移区的内部上表面还具有阶梯型沟槽，台阶底部和第二导电类型半导体漂移区上表面的距离沿第二导电类型半导体源区到第二导电类型半导体漏极区的方向递减，阶梯型沟槽中填充了多晶硅，本发明通过改变台阶深度来调整电场分布，使漂移区的纵向电场分布更均匀，提高器件的反向阻断电压。
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公开(公告)号：CN107464838A
公开(公告)日：2017-12-12
申请号：CN201710706119.4
申请日：2017-08-17
Applicant: 电子科技大学
IPC: H01L29/06 , H01L29/745
CPC classification number: H01L29/7455 , H01L29/0684
Abstract: 本发明提供了一种栅控晶闸管器件，属于功率器件技术领域。本发明自下而上包括依次层叠设置的金属阳极、第一导电类型半导体掺杂衬底，第二导电类型半导体掺杂外延层，所述第二导电类型半导体掺杂外延层的上表面设置有金属阴极和绝缘栅，所述第二导电类型半导体掺杂外延层的顶层两端分别设置有第一导电类型半导体掺杂阱区，第二导电类型半导体掺杂阱区和第一导电类型半导体重掺杂区，所述第二导电类型半导体掺杂阱区中掺杂有深能级杂质。基于本发明器件结构能够大幅度提高了栅控晶闸管的电流上升率，同时也提升了栅控晶闸管的关断能力。
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公开(公告)号：CN107170801A
公开(公告)日：2017-09-15
申请号：CN201710425810.5
申请日：2017-06-08
Applicant: 电子科技大学
CPC classification number: H01L29/0626 , H01L29/7813
Abstract: 本发明涉及功率半导体器件技术领域，具体涉及到一种屏蔽栅VDMOS器件。本发明提供一种提高雪崩耐量的屏蔽栅VDMOS器件，在现有屏蔽栅VDMOS器件中，通过改变屏蔽栅VDMOS器件槽栅旁第一导电类型半导体掺杂漂移区的掺杂浓度来限定雪崩击穿点的位置，具体的为降低第二导电类型半导体体区下第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅顶部(第二导电类型半导体体区附近)的电场降低，并且降低槽栅底部第一导电类型半导体掺杂漂移区的掺杂浓度，使槽栅底部的电场提高。最终使器件的雪崩击穿发生在槽底，从而提高屏蔽栅VDMOS器件在非箝位电感负载应用中的可靠性(即抗UIS失效能力)。
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公开(公告)号：CN106298938A
公开(公告)日：2017-01-04
申请号：CN201610705046.2
申请日：2016-08-22
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423 , H01L29/06
CPC classification number: H01L29/78 , H01L29/0684 , H01L29/4236
Abstract: 本发明属于功率半导体技术领域，特别涉及一种T型槽栅MOSFET。本发明引入了T型栅结构，使得器件的输入电容提高，T型栅下方的厚氧化层同时降低了器件的Cgd，从而Cgs/Cgd比值提高，器件具有更高的抗漏极电压震荡对栅极影响的能力，以及低EMI噪声。深槽金属连接深注入P+区，这种深槽体接触结构使得器件的寄生三极管更难开启，防止了器件在关断过程中容易产生的UIS热失效，同时深注入的P+区和埋层p+区引入了横向电场，使得器件反向耐压提高。
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