公开(公告)号：CN104701178B

公开(公告)日：2019-08-09

申请号：CN201410727194.5

申请日：2014-12-03

Applicant: 英飞凌科技奥地利有限公司

Inventor： H-J·舒尔策 ,  P·伊尔西格勒 ,  H·韦伯

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7811 ,  H01L21/26513 ,  H01L21/3063 ,  H01L21/324 ,  H01L29/0634 ,  H01L29/0646 ,  H01L29/0649 ,  H01L29/1095 ,  H01L29/32 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42356 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/66272 ,  H01L29/6634 ,  H01L29/66348 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/732 ,  H01L29/7396 ,  H01L29/7397 ,  H01L29/7813

Abstract: 在第一导电类型的台面之间的半导体衬底中形成沟槽。沟槽从加工表面延伸直至底平面。第二、互补的导电类型的半导体层被形成在沟槽的侧壁上。至少在台面中，垂直于加工表面的垂直的杂质浓度分布在加工表面和底平面之间是非恒定的。在此之后，凹进的半导体层的厚度反映在台面中的垂直杂质浓度分布。

公开(公告)号：CN106571392B

公开(公告)日：2019-07-30

申请号：CN201610409347.0

申请日：2016-06-12

Applicant: 奥尼卡电子有限公司

Inventor： 黎茂林 ,  蒙若贤 ,  周德光

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06

CPC classification number: H01L29/7813 ,  H01L29/0865 ,  H01L29/0878 ,  H01L29/1079 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/4236 ,  H01L29/66734 ,  H01L29/7802 ,  H01L29/7811

Abstract: 一种VDMOS包括衬底、外延层、在所述外延层中限定的第一和第二类型的沟、在所述沟中形成的屏蔽栅极和控制栅极、在所述外延层处以及所述第一和第二沟之间形成的本体区域、在所述本体区域处形成的N+源极区域、在所述本体区域下所述外延层中形成的独特的掺杂区域，朝所述沟的底部延伸，以及具有高于所述外延层的杂质浓度、邻近所述沟的外延层和N+源极区域之间限定的沟道、限定延伸到所述本体区域和第一沟中的接触孔的绝缘层、对应于所述接触孔的本体区域中形成的P+本体拾取区域；以及具有填充在所述接触孔中的对接触点的金属层，所述金属层连接所述N+源极区域、所述P+本体拾取区域、和所述第一类型的沟中的屏蔽栅极和/或控制栅极。

公开(公告)号：CN104810365B

公开(公告)日：2019-07-19

申请号：CN201510039267.6

申请日：2015-01-27

Applicant: 瑞萨电子株式会社

Inventor： 吉田浩介 ,  新田哲也

IPC: H01L29/10 ,  H01L29/06 ,  H01L29/78 ,  H01L27/092 ,  H01L21/336

CPC classification number: H01L29/7813 ,  H01L27/0922 ,  H01L29/063 ,  H01L29/0634 ,  H01L29/0696 ,  H01L29/1095 ,  H01L29/66734 ,  H01L29/7809

Abstract: 本发明涉及半导体装置及其制造方法。为了提供能够通过抑制双RESURF结构的尺寸变化而抑制击穿电压的降低的半导体装置及其制造方法。在半导体装置中，上侧RESURF区域在半导体衬底内被形成为与第一埋置区在该一个主表面的一侧接触。半导体衬底具有场氧化物，其在该一个主表面上被形成为到达上侧RESURF区域。半导体衬底包括第二导电类型体区，该第二导电类型体区在半导体衬底内被形成为与上侧RESURF区域在该一个主表面一侧接触并且邻近场氧化物。

公开(公告)号：CN103762179B

公开(公告)日：2019-07-09

申请号：CN201410005313.6

申请日：2009-06-22

Applicant: 飞兆半导体公司

Inventor： 潘南西 ,  克里斯托弗·劳伦斯·雷克塞尔

IPC: H01L21/336 ,  H01L21/283 ,  H01L21/8249

CPC classification number: H01L29/7813 ,  H01L29/407 ,  H01L29/41766 ,  H01L29/42368 ,  H01L29/456 ,  H01L29/66727 ,  H01L29/66734 ,  H01L29/7806 ,  H01L29/8725

Abstract: 本申请涉及一种半导体结构以及涉及包括场效应晶体管区和肖特基区的装置，该半导体结构包括屏蔽栅FET，所述半导体结构包括：在半导体区中的多个沟槽；在每个沟槽的底部中的屏蔽电极；位于屏蔽电极之上的栅电极；衬在每个沟槽的下侧壁上的屏蔽电介质；以及衬在每个沟槽底部上的厚的底部电介质(TBD)，其中TBD的厚度不同于屏蔽电介质的厚度。

公开(公告)号：CN106024849B

公开(公告)日：2019-06-28

申请号：CN201610124548.6

申请日：2016-03-04

Applicant: 株式会社东芝

Inventor： 清水达雄 ,  饭岛良介

IPC: H01L29/04 ,  H01L29/06 ,  H01L29/24 ,  H01L29/78

CPC classification number: H01L29/7802 ,  H01L21/045 ,  H01L21/049 ,  H01L29/045 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/063 ,  H01L29/1095 ,  H01L29/1602 ,  H01L29/1608 ,  H01L29/47 ,  H01L29/513 ,  H01L29/66068 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/8613 ,  H01L29/872

Abstract: 本发明的实施方式的半导体装置具备：具备第一面的SiC层；绝缘层；以及SiC层的第一面与绝缘层之间的区域，该区域含有Be(铍)、Mg(镁)、Ca(钙)、Sr(锶)、Ba(钡)之中的至少一个元素，元素的浓度峰的半值全宽为1nm以下，当将在第一面上具有未与SiC层中的Si(硅)或C(碳)之中的任一个键合的键的Si(硅)和C(碳)的面密度设定为第一面密度时，元素的面密度即第二面密度为第一面密度的1/2以下。

公开(公告)号：CN106684073B

公开(公告)日：2019-06-18

申请号：CN201611040520.0

申请日：2016-11-10

Applicant: 亚德诺半导体集团

Inventor： E·J·考尼

IPC: H01L25/07

CPC classification number: H01L27/0623 ,  H01L21/823475 ,  H01L27/0705 ,  H01L27/1203 ,  H01L29/0804 ,  H01L29/0821 ,  H01L29/41741 ,  H01L29/41766 ,  H01L29/66234 ,  H01L29/66666 ,  H01L29/7302 ,  H01L29/732 ,  H01L29/7803 ,  H01L29/7809 ,  H01L29/7812 ,  H01L29/7813 ,  H01L29/7827

Abstract: 本公开涉及FET‑双极晶体管组合。提供了一种晶体管开关设备，其表现出相对良好的电压能力和相对容易的驱动要求以接通和断开设备。这可以减少可能扰乱其他组件的瞬态驱动电流。

公开(公告)号：CN103943680B

公开(公告)日：2019-06-14

申请号：CN201310692549.7

申请日：2013-12-17

Applicant: 富士电机株式会社

Inventor： 岛藤贵行

IPC: H01L29/78 ,  H01L23/31 ,  H01L29/06

CPC classification number: H01L29/402 ,  H01L29/0619 ,  H01L29/0638 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/404 ,  H01L29/7395 ,  H01L29/7811 ,  H01L29/7813 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明的目的在于提供一种可靠性高的半导体装置。本发明的半导体装置包括元件活性部（X）和元件周边部（Y），在元件活性部（X）和元件周边部（Y）的上表面形成有层间绝缘膜，在元件活性部（X）侧的层间绝缘膜的上表面形成有与p型基极区域和n型源极区域连接的源电极和用于包围源电极的环状栅极金属布线，并且栅极金属布线和栅电极连接。在半导体基板的第1主表面侧的上表面形成具有开口部的有机保护膜，开口部包括部分露出栅极金属布线的栅电极极板部分和部分露出源电极的源电极极板部分。在栅极金属布线和有机保护膜之间形成无机保护膜以覆盖栅极金属布线。

公开(公告)号：CN105990451B

公开(公告)日：2019-06-11

申请号：CN201510553416.0

申请日：2015-09-02

Applicant: 株式会社东芝

Inventor： 奥村秀树 ,  土谷政信 ,  三泽宽人 ,  江崎朗

IPC: H01L29/861 ,  H01L29/06

CPC classification number: H01L29/0649 ,  H01L29/0661 ,  H01L29/1045 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42376 ,  H01L29/66136 ,  H01L29/7397 ,  H01L29/7811 ,  H01L29/7813 ,  H01L29/8613

Abstract: 实施方式的半导体装置具有第一导电型的第一半导体区域、第二导电型的第二半导体区域、第一绝缘层、及第一绝缘区域。第二半导体区域设置在第一半导体区域之上。第一绝缘层与第二半导体区域相接。第一绝缘层包围第一半导体区域的至少一部分及第二半导体区域的至少一部分。第一绝缘区域包围第一绝缘层的至少一部分。

公开(公告)号：CN105097896B

公开(公告)日：2019-05-14

申请号：CN201510233704.8

申请日：2015-05-08

Applicant: FLOSFIA株式会社

Inventor： 人罗俊实 ,  织田真也 ,  高塚章夫

IPC: H01L29/24 ,  H01L21/02 ,  H01L29/872 ,  H01L29/778 ,  H01L29/78 ,  H01L29/739 ,  H01L33/02

CPC classification number: H01L29/22 ,  H01L21/02491 ,  H01L21/02565 ,  H01L21/0257 ,  H01L21/0262 ,  H01L29/04 ,  H01L29/1066 ,  H01L29/24 ,  H01L29/66666 ,  H01L29/66734 ,  H01L29/66969 ,  H01L29/7722 ,  H01L29/7786 ,  H01L29/7813 ,  H01L29/7828 ,  H01L29/8083 ,  H01L29/812 ,  H01L29/872 ,  H01L33/26 ,  H01L33/28 ,  H01L33/42 ,  H01L2933/0016

Abstract: 提供一种半导体特性好，特别地，导电性的易控制性好，能够在纵方向导通，具有良好的电学特性的结晶性层叠结构体。所述层叠结构体在所含主要成分为单轴取向的金属之金属层上，直接或介由其他层具备半导体层，并且所述半导体层所含主要成分为结晶性氧化物半导体，所述结晶性氧化物半导体是含有从镓、铟以及铝中选择的一种或两种以上的金属的氧化物半导体，并且是单轴取向的。

公开(公告)号：CN105679677B

公开(公告)日：2019-03-15

申请号：CN201610127269.5

申请日：2012-06-28

Applicant: 瑞萨电子株式会社

Inventor： 冈治成治

IPC: H01L21/336

CPC classification number: H01L29/66666 ,  H01L21/28008 ,  H01L21/283 ,  H01L21/823487 ,  H01L21/823885 ,  H01L24/32 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L27/088 ,  H01L27/0922 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/0834 ,  H01L29/1095 ,  H01L29/4232 ,  H01L29/4236 ,  H01L29/66348 ,  H01L29/66734 ,  H01L29/7397 ,  H01L29/7813 ,  H01L29/7815 ,  H01L29/7827 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48145 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06568 ,  H01L2924/00014 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2924/00

Abstract: 本发明涉及制造半导体器件的方法。栅电极的上端位于半导体衬底的表面下方。绝缘层形成在栅电极上和位于其周围的半导体衬底上。绝缘层具有第一绝缘膜和低透氧绝缘膜。第一绝缘膜例如为NSG膜并且低透氧绝缘膜例如为SiN膜。此外，第二绝缘膜形成在低透氧绝缘膜上。第二绝缘膜例如为BPSG膜。在形成绝缘膜之后通过利用氧化气氛的处理来提高垂直MOS晶体管的耐TDDB性。此外，由于绝缘层具有低透氧绝缘膜，因此，能够抑制垂直MOS晶体管的阈值电压的波动。