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公开(公告)号：CN118885420A
公开(公告)日：2024-11-01
申请号：CN202411367256.6
申请日：2024-09-29
Applicant: 苏州元脑智能科技有限公司
Abstract: 本发明公开了计算机技术领域内的一种桥接系统及计算架构。本发明提供的桥接系统分为根设备桥控制器和从设备桥控制器，两个控制器之间使用目标总线标准进行通信，无需借助主机处理器即可实现两个控制器的地址配置，通信过程无需外部CPU参与，降低了芯片配置和通信的复杂度；在保证高速数据传输的同时，精简优化了系统架构，整体设计更灵活，兼容性强，通信效率更高。
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公开(公告)号：CN117422024B
公开(公告)日：2024-05-03
申请号：CN202311717821.2
申请日：2023-12-14
Applicant: 苏州元脑智能科技有限公司
IPC: G06F30/33 , G06F30/337
Abstract: 本发明涉及计算机技术领域，公开了一种数据位宽转换方法、装置、计算机设备及介质，该方法包括：获取第一指示信号的第一指示状态和第二指示信号的第二指示状态；根据第一指示状态控制写指针在环形缓存寄存器中进行寻址，获取第一地址信息；根据第二指示状态控制读指针在环形缓存寄存器中进行寻址，获取第二地址信息；根据第一指示状态、第二指示状态、第一地址信息，以及第二地址信息，确定数据位宽转换状态；对输入数据和/或输出数据执行与数据位宽转换状态对应的操作。该方式，基于FPGA内部状态机控制读写指针在环形缓存寄存器中进行寻址，相较于传统两级转换，设计更加简单、灵活，高效，可以实现输入数据和输出数据位宽灵活可配。
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公开(公告)号：CN117667793B
公开(公告)日：2024-04-09
申请号：CN202410129138.5
申请日：2024-01-30
Applicant: 苏州元脑智能科技有限公司
IPC: G06F13/28
Abstract: 本发明涉及数据传输控制技术领域，公开了一种多通道描述符管理系统、方法、设备、介质，该系统通过解析上位机发送的协议事务包，利用PCIe标签将描述符命令转换为第一事务包，并通过PCIe标签对上位机返回的CplD事务包进行解析，解析为PCIe标签与描述符，并将描述符发送至对应数据搬移器，将解析后PCIe标签返回至tag管理模块，以使返回后的PCIe标签继续用于确定第一事务包，从而避免下位机没有可用描述符或没有相应存储数据问题的产生，并且在这一过程中，通过优先级聚合模块将表示描述符获取的第一事务包与表示数据读取的第二事务包分开，以预设优先级通过PCIe硬核上传至上位机，实现了描述符的获取与数据读取过程的分离，保证了DMA执行的效率。
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公开(公告)号：CN118885420B
公开(公告)日：2024-12-31
申请号：CN202411367256.6
申请日：2024-09-29
Applicant: 苏州元脑智能科技有限公司
Abstract: 本发明公开了计算机技术领域内的一种桥接系统及计算架构。本发明提供的桥接系统分为根设备桥控制器和从设备桥控制器，两个控制器之间使用目标总线标准进行通信，无需借助主机处理器即可实现两个控制器的地址配置，通信过程无需外部CPU参与，降低了芯片配置和通信的复杂度；在保证高速数据传输的同时，精简优化了系统架构，整体设计更灵活，兼容性强，通信效率更高。
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公开(公告)号：CN117215989B
公开(公告)日：2024-07-05
申请号：CN202311472172.4
申请日：2023-11-07
Applicant: 苏州元脑智能科技有限公司
Abstract: 本发明公开一种异构加速设备、系统、方法、装置及存储介质，涉及硬件加速技术领域。异构加速设备包括：第一FPGA，至少一个第二FPGA；第一FPGA通过PCIe总线与上位机连接，用于接收上位机发送的第一数据，并将第二数据返回至上位机；第一FPGA通过高速传输设备与至少一个第二FPGA连接，用于向第二FPGA传输相应的第一数据单元，并接收第二FPGA返回的第二数据单元。通过实施本发明实施例提供的技术方案，通过一个硬件接口可扩展多个硬件加速设备，降低硬件接口数量、满足硬件加速资源供给；使各个硬件加速设备充分容纳数据加速应用；避免硬件加速设备的数据传输发生拥堵，提高数据传输效率。
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Patent Agency Ranking
公开(公告)号：CN117312233A
公开(公告)日：2023-12-29
申请号：CN202311599266.8
申请日：2023-11-28
Applicant: 苏州元脑智能科技有限公司
Abstract: 本申请公开了一种现场可编程逻辑门阵列芯片、及其构建方法及加速器设备，涉及计算机技术领域，该现场可编程逻辑门阵列芯片包括依次连接的应用程序逻辑模块层、动态平台组件层和静态平台组件层；静态平台组件层包括与加速器设备的特性相关且不存在更新需求的第一功能组件；第一功能组件从加速器设备的闪存或只读存储器芯片加载；动态平台组件层包括动态添加或更新的与加速器设备的特性相关的第二功能组件、动态添加的多个应用程序共享的第二处理模块；第二功能组件和第二处理模块从主机配置；应用程序逻辑模块层包括动态添加的与单一应用程序相关的第一处理模块；第一处理模块从主机配置。本申请提高了现场可编程逻辑门阵列芯片的灵活性。
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公开(公告)号：CN117215989A
公开(公告)日：2023-12-12
申请号：CN202311472172.4
申请日：2023-11-07
Applicant: 苏州元脑智能科技有限公司
Abstract: 本发明公开一种异构加速设备、系统、方法、装置及存储介质，涉及硬件加速技术领域。异构加速设备包括：第一FPGA，至少一个第二FPGA；第一FPGA通过PCIe总线与上位机连接，用于接收上位机发送的第一数据，并将第二数据返回至上位机；第一FPGA通过高速传输设备与至少一个第二FPGA连接，用于向第二FPGA传输相应的第一数据单元，并接收第二FPGA返回的第二数据单元。通过实施本发明实施例提供的技术方案，通过一个硬件接口可扩展多个硬件加速设备，降低硬件接口数量、满足硬件加速资源供给；使各个硬件加速设备充分容纳数据加速应用；避免硬件加速设备的数据传输发生拥堵，提高数据传输效率。
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公开(公告)号：CN117076353A
公开(公告)日：2023-11-17
申请号：CN202311336477.2
申请日：2023-10-16
Applicant: 苏州元脑智能科技有限公司
Abstract: 本申请实施例提供了一种描述符的配置方法和描述符的配置装置。该方法包括：检测描述符控制寄存器是否处于空闲状态；在描述符控制寄存器未处于空闲状态的情况下，至少将第二地址信息配置至旁路描述符控制寄存器，使DMA控制器将第二地址信息对应的一组描述符存储至第一先入先出存储器。该方法解决了现有技术中描述符配置局限于描述符控制器处于空闲状态的问题,降低了描述符的配置时长，提高了DMA控制器读写数据的效率。
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公开(公告)号：CN118069567B
公开(公告)日：2024-08-16
申请号：CN202410458023.0
申请日：2024-04-16
Applicant: 苏州元脑智能科技有限公司
Abstract: 本发明公开了一种基于高级可扩展接口总线的通信装置及方法，涉及通信领域，为解决适配模块兼容性差的问题，该通信装置包括地址处理模块，用于接收高级可扩展接口总线的主设备端发送的第一访问地址，获取主设备端的第一位宽以及从设备端的第二位宽，基于第一位宽和第二位宽对第一访问地址进行地址适配转换，得到每一个突发传输的第二访问地址，并将第二访问地址发送至从设备端；数据处理模块，用于基于第一位宽和第二位宽对接收到的第一访问数据进行数据适配处理，得到每一个突发传输的第二访问数据，将第二访问数据发送至目标端。本发明能够实现不同位宽的直接内存访问控制器和外部存储接口的适配，灵活性强，兼容性强，资源利用率高。
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公开(公告)号：CN118069567A
公开(公告)日：2024-05-24
申请号：CN202410458023.0
申请日：2024-04-16
Applicant: 苏州元脑智能科技有限公司
Abstract: 本发明公开了一种基于高级可扩展接口总线的通信装置及方法，涉及通信领域，为解决适配模块兼容性差的问题，该通信装置包括地址处理模块，用于接收高级可扩展接口总线的主设备端发送的第一访问地址，获取主设备端的第一位宽以及从设备端的第二位宽，基于第一位宽和第二位宽对第一访问地址进行地址适配转换，得到每一个突发传输的第二访问地址，并将第二访问地址发送至从设备端；数据处理模块，用于基于第一位宽和第二位宽对接收到的第一访问数据进行数据适配处理，得到每一个突发传输的第二访问数据，将第二访问数据发送至目标端。本发明能够实现不同位宽的直接内存访问控制器和外部存储接口的适配，灵活性强，兼容性强，资源利用率高。
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