公开(公告)号：CN115527592A

公开(公告)日：2022-12-27

申请号：CN202210356971.4

申请日：2022-04-06

Applicant: 英特尔公司

Inventor： 纳文·帕布·维塔尔·帕布 ,  阿力斯格·S·马德拉斯瓦拉 ,  巴拉特·帕塔克 ,  平·恩勾 ,  内特拉·马胡里 ,  阿萨努尔·拉赫曼

IPC: G11C16/26 ,  G11C16/34

Abstract: 本申请涉及独立多页读取操作增强技术。系统、装置和方法可以提供将第一命令发送到NAND管芯、将第一地址信息发送到NAND管芯、以及将第二命令发送到NAND管芯的技术，其中，第一命令和第二命令定义第一命令序列，并且其中，第一地址信息用信号通知来自第一多个平面的第一异步读取请求的开始。在一个示例中，该技术还将第二命令序列和第二地址信息发送到NAND管芯，其中，第二命令序列用信号通知第一异步读取请求的结束。

公开(公告)号：CN115458012A

公开(公告)日：2022-12-09

申请号：CN202210316579.7

申请日：2022-03-29

Applicant: 英特尔公司

Inventor： 河昌完 ,  迪帕克·蒂姆戈达 ,  高焄 ,  理查德·M·古拉特 ,  刘浏 ,  大卫·梅亚德 ,  阿萨努尔·拉赫曼

IPC: G11C16/02 ,  G11C16/06

Abstract: 本申请涉及3D NAND存储器的分割块阵列。存储器设备的一个实施例可以包括3D NAND串存储器单元的下部瓦片的整块存储器阵列、3DNAND串存储器单元的上部瓦片的整块存储器阵列、耦合到下部瓦片的整块存储器阵列的串驱动器电路的第一部分、耦合到上部瓦片的整块存储器阵列的串驱动器电路的第二部分、耦合到所述串驱动器电路的第一部分的下部瓦片的第一分割块存储器阵列、以及耦合到串驱动器电路的第二部分的上部瓦片的第二分割块存储器阵列。公开和要求保护了其他实施例。