公开(公告)号：CN110321164A

公开(公告)日：2019-10-11

申请号：CN201910194720.9

申请日：2019-03-14

Applicant: 英特尔公司

Inventor： J·B·弗莱曼 ,  J·M·霍华德 ,  P·苏瑞史 ,  B·M·纳加桑达拉姆 ,  S·达克希那莫尔泰 ,  A·莫尔 ,  R·帕洛夫斯基 ,  S·简恩 ,  P·尤里卡尔 ,  A·M·西格哈里 ,  S·哈尔 ,  D·索马瑟科哈 ,  D·S·邓宁 ,  R·E·克利达特 ,  W·P·格里芬 ,  B·B·巴德维亚 ,  I·B·甘涅夫

IPC: G06F9/38

Abstract: 所公开的实施例涉及用于促进用于百亿亿次级架构的高能效计算的指令集架构。在一个实施例中，处理器包括：多个加速器核，每个加速器核都具有对应的指令集架构(ISA)；取出电路，用于取出指定加速器核中的一个加速器核的一条或多条指令；解码电路，用于对一条或多条取出的指令解码；以及发布电路，用于：将一条或多条经解码的指令转换为与所指定的加速器核对应的ISA；将一条或多条经转换的指令整理为指令分组；以及将指令分组发布至所指定的加速器核，其中，多个加速器核包括存储器引擎(MENG)、集体引擎(CENG)、队列引擎(QENG)和链管理单元(CMU)。