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公开(公告)号：CN107667353A
公开(公告)日：2018-02-06
申请号：CN201680030474.8
申请日：2016-05-24
Applicant: 英特尔公司
IPC: G06F12/0868 , G06F12/14 , G06F12/0804 , G06F12/0888
CPC classification number: G06F1/3287 , G06F12/0804 , G06F12/0868 , G06F12/0888 , G06F12/1433 , G06F2212/1052 , G06F2212/311 , G06F2212/621
Abstract: 描述了用于分别向外部存储器转储清除核存储器内容以及从外部存储器恢复核存储器内容的方法和装置。在一个实施例中，该装置是一种集成电路，该集成电路包括多个处理器核，该多个处理器核包括一个核，该一个核具有可操作以存储该一个核的数据的第一存储器，该一个核响应于接收到该一个核要从第一低功率空闲状态转变到第二低功率空闲状态的第一指示，以及接收到在该一个核外部生成的指示该一个核要将来自该第一存储器的数据存储到第二存储器的第二指示，将来自该第一存储器的数据存储到位于该处理器外部的第二存储器，该数据所存储在的该第二存储器中的位置可由该一个核访问且不可由该IC中的其他处理器核访问；以及耦合到该多个核以及位于该多个核外的功率管理控制器。
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公开(公告)号：CN105279016A
公开(公告)日：2016-01-27
申请号：CN201510350735.1
申请日：2015-06-23
Applicant: 英特尔公司
Abstract: 本申请公开了线程暂停处理器、方法、系统及指令。一个方面的处理器包括解码单元，用于对来自第一线程的线程暂停指令进行解码。该处理器的后端部与该解码单元耦合。该处理器的后端部用于：响应于该线程暂停指令，暂停对用于执行的第一线程的后续指令的处理。这些后续的指令按程序顺序在该线程暂停指令之后发生。该后端部还用于：响应于该线程暂停指令，保持处理器的后端部的至少多数排空该第一线程中除线程暂停指令之外的指令长达预定的时间段。上述多数可包括多个执行单元和指令队列单元。
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公开(公告)号：CN107667353B
公开(公告)日：2022-03-01
申请号：CN201680030474.8
申请日：2016-05-24
Applicant: 英特尔公司
IPC: G06F12/0868 , G06F12/14 , G06F12/0804 , G06F12/0888
Abstract: 描述了用于分别向外部存储器转储清除核存储器内容以及从外部存储器恢复核存储器内容的方法和装置。在一个实施例中，该装置是一种集成电路，该集成电路包括多个处理器核，该多个处理器核包括一个核，该一个核具有可操作以存储该一个核的数据的第一存储器，该一个核响应于接收到该一个核要从第一低功率空闲状态转变到第二低功率空闲状态的第一指示，以及接收到在该一个核外部生成的指示该一个核要将来自该第一存储器的数据存储到第二存储器的第二指示，将来自该第一存储器的数据存储到位于该处理器外部的第二存储器，该数据所存储在的该第二存储器中的位置可由该一个核访问且不可由该IC中的其他处理器核访问；以及耦合到该多个核以及位于该多个核外的功率管理控制器。
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公开(公告)号：CN105279016B
公开(公告)日：2019-06-28
申请号：CN201510350735.1
申请日：2015-06-23
Applicant: 英特尔公司
Abstract: 本申请公开了线程暂停处理器、方法、系统及指令。一个方面的处理器包括解码单元，用于对来自第一线程的线程暂停指令进行解码。该处理器的后端部与该解码单元耦合。该处理器的后端部用于：响应于该线程暂停指令，暂停对用于执行的第一线程的后续指令的处理。这些后续的指令按程序顺序在该线程暂停指令之后发生。该后端部还用于：响应于该线程暂停指令，保持处理器的后端部的至少多数排空该第一线程中除线程暂停指令之外的指令长达预定的时间段。上述多数可包括多个执行单元和指令队列单元。
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公开(公告)号：CN112148363A
公开(公告)日：2020-12-29
申请号：CN202010206202.7
申请日：2020-03-23
Applicant: 英特尔公司
Abstract: 本申请公开了服务于短微代码流的分支预测单元。所公开的实施例涉及服务于性能敏感的微代码流的分支预测单元的使用。在一个示例中，处理器包括分支预测单元(BPU)和流水线，该流水线包括：取出级，用于取出指定操作码、操作数、以及基于操作数的循环条件的指令，其中，BPU用于生成反映循环条件的预测结果的提示；解码级，用于依据提示生成第一或第二微操作流，流水线用于开始执行所生成的微操作流；读取级，用于读取操作数并解析循环条件；以及执行电路，用于：如果预测是正确的，则继续所生成的微操作流，否则，对流水线进行转储清除，更新预测，并从所生成的微操作流切换到第一微操作流和第二微操作流中的另一者。
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Patent Agency Ranking
公开(公告)号：CN108351669A
公开(公告)日：2018-07-31
申请号：CN201680063734.1
申请日：2016-08-12
Applicant: 英特尔公司
CPC classification number: H04L7/0331 , G06F1/08 , G06F1/10 , G06F1/324 , H04L7/0025 , H04L7/005 , Y02D10/126
Abstract: 描述了用于实现快速时钟频率转变的技术。计算设备的示例包括中央处理单元(CPU)，该中央处理单元(CPU)包括核和非核组件。计算设备还包括双模式FIFO，该双模式FIFO处理核与非核组件之间的数据事务。计算设备还包括频率控制单元，该频率控制单元可指令核转变至新时钟频率。在至新时钟频率的转变期间，双模式FIFO继续处理核与非核组件之间的数据事务。
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公开(公告)号：CN105183128A
公开(公告)日：2015-12-23
申请号：CN201510225652.X
申请日：2015-05-06
Applicant: 英特尔公司
Inventor： E·威斯曼 , Y·艾奇克 , D·拉杰万 , N·罗森茨维格 , E·罗特姆 , B·库珀 , P·S·迪芬伯格 , G·M·特尔林 , M·米谢利 , N·舒尔曼 , I·梅拉米德 , N·托克曼 , A·詹德勒 , A·吉恩 , Y·萨宾 , H·阿布萨拉 , E·纳坦森
IPC: G06F1/32
CPC classification number: G06F1/3287 , G06F1/3203 , G06F1/324 , G06F11/0757 , Y02D10/126 , Y02D10/171 , Y02D50/20
Abstract: 在一个实施例中，处理器封装包括：多个核和功率控制器。功率控制器可包括硬件轮停(HDC)逻辑，所述硬件轮停(HDC)逻辑导致其中一个核的至少一个逻辑处理器进入强制的空闲状态的，尽管该逻辑处理器具有工作负荷要执行。另外，如果至少一个其他逻辑处理器被阻止进入强制的空闲状态，HDC逻辑还可以导致该逻辑处理器在空闲时间段之前退出强制的空闲状态。描述并要求保护其他诸个实施例。
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公开(公告)号：CN116339828A
公开(公告)日：2023-06-27
申请号：CN202310099536.2
申请日：2017-03-03
Applicant: 英特尔公司
Inventor： M·米谢利
IPC: G06F9/30
Abstract: 本申请公开了存储器复制指令、处理器、方法和系统。一种处理器，包括：解码单元，用于解码存储器复制指令，该存储器复制指令指示源存储器操作数的开始、目的地存储器操作数的开始、以及要从源存储器操作数复制到目的地存储器操作数的初始数据量。执行单元用于响应于存储器复制指令，在中断之前将数据的第一部分从源存储器操作数复制到目的地存储器操作数。当源存储器操作数与目的地存储器操作数重叠时，将使用降序复制方向。响应于中断，当使用降序复制方向时，执行单元用于存储要复制的剩余数据量，但不用于指示源存储器操作数的不同的开始，并且不用于指示目的地存储器操作数的不同的开始。
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公开(公告)号：CN108885551B
公开(公告)日：2023-06-06
申请号：CN201780021154.0
申请日：2017-03-03
Applicant: 英特尔公司
Inventor： M·米谢利
Abstract: 一种处理器，包括：解码单元，用于解码存储器复制指令，该存储器复制指令指示源存储器操作数的开始、目的地存储器操作数的开始、以及要从源存储器操作数复制到目的地存储器操作数的初始数据量。执行单元用于响应于存储器复制指令，在中断之前将数据的第一部分从源存储器操作数复制到目的地存储器操作数。当源存储器操作数与目的地存储器操作数重叠时，将使用降序复制方向。响应于中断，当使用降序复制方向时，执行单元用于存储要复制的剩余数据量，但不用于指示源存储器操作数的不同的开始，并且不用于指示目的地存储器操作数的不同的开始。
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公开(公告)号：CN104915181B
公开(公告)日：2018-06-05
申请号：CN201510080157.4
申请日：2015-02-13
Applicant: 英特尔公司
CPC classification number: G06F11/079 , G06F11/0721 , G06F11/073
Abstract: 在一些公开的实施例中，指令执行逻辑提供条件存储器错误帮助抑制。处理器的一些实施例包括解码级，用于解码一个或多个指令，所述指令指定:存储器操作集合、一个或多个寄存器以及一个或多个存储器地址。一个或多个执行单元响应于一个或多个经解码的指令生成用于存储器操作集合的所述一个或多个存储器地址。指令执行逻辑记录一个或多个错误抑制位以指示是否对存储器操作集合的一个或多个部分进行掩码。当存储器操作集合中的错误的一个对应于存储器操作集合中被所述一个或多个错误抑制位指示为被掩码的部分时，抑制错误生成逻辑考虑对应于存储器操作集合中的所述错误的一个的存储器错误。
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