公开(公告)号：CN107667358B

公开(公告)日：2021-07-13

申请号：CN201680030441.3

申请日：2016-05-25

Applicant: 英特尔公司

Inventor： J·S·尼尔 ,  D·F·卡特 ,  S·J·罗宾逊 ,  M·K·帕特尔

IPC: G06F13/28 ,  G06F13/40

Abstract: 公开了具有支持多个拓扑结构的结构互连的装置和使用相同结构互连的方法。在一个实施例中，装置包括模式存储器，所述模式存储器用于存储指示多个模式中的一个模式的信息；以及第一结构，其在多个模式中可进行操作，其中，所述结构包括耦合至模式存储器的逻辑，所述逻辑用于根据由信息指示标识的模式来控制对由第一结构接收到的向存储器的读取请求和写入请求的处理。

公开(公告)号：CN118409798A

公开(公告)日：2024-07-30

申请号：CN202410482155.7

申请日：2017-03-03

Applicant: 英特尔公司

Inventor： V·尚布霍格 ,  S·J·罗宾逊 ,  C·D·布赖恩特 ,  J·W·布兰特

IPC: G06F9/38 ,  G06F9/30 ,  G06F15/80

Abstract: 处理器包括对应于给定逻辑处理器的数据寄存器的最宽集合。最宽集合的数据寄存器的每个具有以位计的第一宽度。对应于给定逻辑处理器的解码单元要解码指定最宽集合的数据寄存器的指令，并且要解码原子存储到存储器指令。原子存储到存储器指令要指示要具有以位计的第二宽度的数据，所述以位计的第二宽度比以位计的第一宽度更宽。原子存储到存储器指令要指示与存储器位置关联的存储器地址信息。执行单元与解码单元耦合。执行单元响应于原子存储到存储器指令，要将指示的数据原子地存储到存储器位置。