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公开(公告)号：CN116629190B
公开(公告)日：2023-11-03
申请号：CN202310896666.9
申请日：2023-07-21
Applicant: 西安智多晶微电子有限公司
IPC: G06F30/392 , G06F30/398 , G06F30/347
Abstract: 本发明公开了一种基于元胞自动机和禁忌搜索的FPGA布局方法，包括：获取FPGA和包括节点和节点的拓扑关系的网表；将FPGA划分为多个元胞；根据元胞和节点生成包括各元胞的状态和属性的初始解；状态指元胞是否被节点占用；计算布局初始解的造价值，得到初始造价值；根据初始解、禁忌条件、邻居元胞和元胞状态转移条件，进行目标元胞状态和属性的改变，根据此改变确定候选解，计算候选解的造价值；当候选解的造价值大于初始造价值时，采用候选解和候选解的造价值分别更新初始解和初始造价值，得到更新后的初始解和更新后的初始造价值后，继续确定候选解直至得到对FPGA布局的解；当候选造价值小于或等于初始造价值时，继续确定候选解直至得到对FPGA布局的解。
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公开(公告)号：CN109545256B
公开(公告)日：2020-11-10
申请号：CN201811308535.X
申请日：2018-11-05
Applicant: 西安智多晶微电子有限公司
Abstract: 本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；判断所述第一数据位宽与RAM块数据位宽是否满足预设条件，若是，则按照第一规则将所述待处理数据地址存储在所述RAM块中；若否，则按照第二规则将所述待处理数据地址存储在所述RAM块中。本发明通过根据对待处理数据的位宽、深度等特征，计算得到需要拼接的RAM块数量，然后根据本发明提供的具体规则进行分配，让每个RAM块的数据存储及读写分散开，以避免当数据位宽较大的时候，某些RAM块使用很频繁，某些RAM块使用次数少的问题，将使用较为频繁的位均匀的分到多个RAM块上，从而提升运行速度。
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公开(公告)号：CN109739705A
公开(公告)日：2019-05-10
申请号：CN201811638934.2
申请日：2018-12-29
Applicant: 西安智多晶微电子有限公司
IPC: G06F11/22
Abstract: 本发明涉及一种FPGA片上实时调试系统，包括：信号采集器，用于生成预调试信号；IP核生成器，用于根据所述预调试信号生成IP核源代码；实时调试器，用于根据所述IP核源代码调试待调试FPGA芯片。本发明提出的系统采用信号采集器对RTL级源代码进行配置，真正实现了RTL级别的“所见即所得”的FPGA芯片实时调试；采用通用JTAG接口，可支持任何型号的FPGA芯片，不需要专用电缆和专用软件，用户可采用任意第三方软件进行综合等后续实现，完成用户特定的调试任务；JTAG线缆服务器采用TCL语言编写，实时调试器通过TCP/IP与JTAG线缆服务器通信，可实现远程调试。
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Patent Agency Ranking
公开(公告)号：CN109714043B
公开(公告)日：2023-02-24
申请号：CN201811639013.8
申请日：2018-12-29
Applicant: 西安智多晶微电子有限公司
IPC: H03K19/21
Abstract: 本发明公开了一种宽异或电路优化方法，包括：根据待优化电路网表查找根XOR；根据所述根XOR形成XOR锥；对所述XOR锥进行公共端提取；对XOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽异或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
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公开(公告)号：CN114721987A
公开(公告)日：2022-07-08
申请号：CN202210158972.8
申请日：2022-02-21
Applicant: 西安智多晶微电子有限公司
IPC: G06F13/38 , G06F13/20 , G06F13/362 , G06F13/10
Abstract: 本发明涉及一种基于MCU和FPGA SoC架构的多路接口电路，包括：依次连接的总线接口模块、接口控制模块和接口通路模块，其中，总线接口模块通过系统总线与MCU连接，接口通路模块与外部设备连接；接口控制模块用于将用户设置的接口信息映射至总线接口模块，并控制总线接口模块将接口信息映射至MCU；总线接口模块用于根据接收的系统总线信号，得到接口配置数据，系统总线信号是MCU根据接口信息产生的；接口控制模块还用于根据接口配置数据控制接口通路模块与外部设备实现数据传输。本发明的基于MCU和FPGA SoC架构的多路接口电路，增强了MCU和FPGA SoC的扩展性、通用性，降低了接口设计的复杂度，提高了接口设计应用的灵活性。
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公开(公告)号：CN109545256A
公开(公告)日：2019-03-29
申请号：CN201811308535.X
申请日：2018-11-05
Applicant: 西安智多晶微电子有限公司
Abstract: 本发明公开了一种块存储器拼接方法，包括：根据待处理数据地址的第一数据位宽、第一数据深度计算拼接所用的RAM块的数量；判断所述第一数据位宽与RAM块数据位宽是否满足预设条件，若是，则按照第一规则将所述待处理数据地址存储在所述RAM块中；若否，则按照第二规则将所述待处理数据地址存储在所述RAM块中。本发明通过根据对待处理数据的位宽、深度等特征，计算得到需要拼接的RAM块数量，然后根据本发明提供的具体规则进行分配，让每个RAM块的数据存储及读写分散开，以避免当数据位宽较大的时候，某些RAM块使用很频繁，某些RAM块使用次数少的问题，将使用较为频繁的位均匀的分到多个RAM块上，从而提升运行速度。
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公开(公告)号：CN109714043A
公开(公告)日：2019-05-03
申请号：CN201811639013.8
申请日：2018-12-29
Applicant: 西安智多晶微电子有限公司
IPC: H03K19/21
Abstract: 本发明公开了一种宽异或电路优化方法，包括：根据待优化电路网表查找根XOR；根据所述根XOR形成XOR锥；对所述XOR锥进行公共端提取；对XOR锥按照预设规则进行分解，将分解结果存储至网表。本发明的宽异或电路优化方法通过对待优化电路网表进行分组分解，公共端提取等优化操作，使整个逻辑综合运行时间显著减少，并减少生成电路的面积和延时。
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公开(公告)号：CN116629190A
公开(公告)日：2023-08-22
申请号：CN202310896666.9
申请日：2023-07-21
Applicant: 西安智多晶微电子有限公司
IPC: G06F30/392 , G06F30/398 , G06F30/347
Abstract: 本发明公开了一种基于元胞自动机和禁忌搜索的FPGA布局方法，包括：获取FPGA和包括节点和节点的拓扑关系的网表；将FPGA划分为多个元胞；根据元胞和节点生成包括各元胞的状态和属性的初始解；状态指元胞是否被节点占用；计算布局初始解的造价值，得到初始造价值；根据初始解、禁忌条件、邻居元胞和元胞状态转移条件，进行目标元胞状态和属性的改变，根据此改变确定候选解，计算候选解的造价值；当候选解的造价值大于初始造价值时，采用候选解和候选解的造价值分别更新初始解和初始造价值，得到更新后的初始解和更新后的初始造价值后，继续确定候选解直至得到对FPGA布局的解；当候选造价值小于或等于初始造价值时，继续确定候选解直至得到对FPGA布局的解。
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