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公开(公告)号：CN111368914B
公开(公告)日：2023-04-07
申请号：CN202010143794.2
申请日：2020-03-04
Applicant: 西安电子科技大学
IPC: G06V10/764 , G06V10/40 , G06V10/26 , G06V10/762 , G06V10/30 , G06T7/11
Abstract: 本发明公开了一种基于全概率协同分割的极化合成孔径雷达变化检测方法，主要解决现有技术对噪声不鲁棒，依赖人工标注数据及无法给出发生变化具体类别的问题。其实现步骤为：输入极化相干矩阵T，从中提取极化特征；使用极化特征进行谱聚类和判别聚类，得到初始的分割结果；对初始的分割结果进行全概率协同分割，得到两幅图像的协同分割结果和变化检测结果；从变化检测结果中筛选出所有发生变化的像素，从协同分割结果中提取所有发生变化像素在变化前后的类别，确定出该像素发生变化的具体类别。本发明提高了对噪声的鲁棒性，无需人工标注，使应用更加广泛，且可给出像素发生变化的具体类别，可用于两时相雷达图像的地物分类、变化检测和变化识别。
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公开(公告)号：CN113542166B
公开(公告)日：2022-07-22
申请号：CN202110650749.0
申请日：2021-06-10
Applicant: 西安电子科技大学
IPC: H04L25/03
Abstract: 本发明公开了一种低抖动、快速收敛的定时恢复方法及装置，该方法包括：对输入序列进行平方环定时误差估计，得到定时误差向量；采用IIR预滤波器对定时误差向量进行预滤波处理，得到定时误差值；对定时误差值进行修正，得到适用于内插器的修正定时误差值；对输入序列进行延迟处理；根据定时误差值对延迟后的输入序列进行插值运算，以获得最佳采样时刻的值。本发明提供的定时恢复方法在进行平方环定时误差估计时采用IIR预滤波器对定时误差向量进行了预滤波处理，消除了定时算法固有的定时抖动问题；同时配合高精度插值处理进一步提升了定时同步性能，能够实现快速收敛并进一步降低误码率。
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公开(公告)号：CN113542166A
公开(公告)日：2021-10-22
申请号：CN202110650749.0
申请日：2021-06-10
Applicant: 西安电子科技大学
IPC: H04L25/03
Abstract: 本发明公开了一种低抖动、快速收敛的定时恢复方法及装置，该方法包括：对输入序列进行平方环定时误差估计，得到定时误差向量；采用IIR预滤波器对定时误差向量进行预滤波处理，得到定时误差值；对定时误差值进行修正，得到适用于内插器的修正定时误差值；对输入序列进行延迟处理；根据定时误差值对延迟后的输入序列进行插值运算，以获得最佳采样时刻的值。本发明提供的定时恢复方法在进行平方环定时误差估计时采用IIR预滤波器对定时误差向量进行了预滤波处理，消除了定时算法固有的定时抖动问题；同时配合高精度插值处理进一步提升了定时同步性能，能够实现快速收敛并进一步降低误码率。
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公开(公告)号：CN110190849B
公开(公告)日：2020-10-20
申请号：CN201910305819.1
申请日：2019-04-16
Applicant: 西安电子科技大学
Abstract: 本发明公开一种逐次逼近型模数转换器，包括：第一自举开关的输入端与第一信号输入端连接，第二自举开关的输入端与第二信号输入端连接；差分电容阵列的第一输入端与第一自举开关的输出端连接，差分电容阵列的第二输入端与第二自举开关的输出端连接，差分电容阵列的第一输出端与比较器的第一同相输入端连接，差分电容阵列的第二输出端与比较器的第一反相输入端连接；比较器的信号输出端与SAR逻辑模块的信号输入端连接，比较器的ready信号输出端与SAR逻辑模块的ready信号输入端连接，SAR逻辑模块的信号输出端与寄存器的输入端连接；SAR逻辑模块的控制信号输出端与差分电容阵列的控制信号输入端连接。本发明功耗低、结构简单。
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公开(公告)号：CN110190850A
公开(公告)日：2019-08-30
申请号：CN201910305821.9
申请日：2019-04-16
Applicant: 西安电子科技大学
Abstract: 本发明公开一种逐次逼近型模数转换器，包括：第一自举开关的输入端与第一信号输入端连接，第二自举开关的输入端与第二信号输入端连接；差分电容阵列的第一输入端与第一自举开关的输出端连接，差分电容阵列的第二输出端与第二自举开关的输出端连接，差分电容阵列的第一输出端与比较器的第一同相输入端连接，差分电容阵列的第二输出端与比较器的第一反相输入端连接；比较器的信号输出端与SAR逻辑模块的信号输入端连接，比较器的ready信号输出端与SAR逻辑模块的ready信号输入端连接，SAR逻辑模块的信号输出端与寄存器的输入端连接；SAR逻辑模块的控制信号输出端与差分电容阵列的控制信号输入端连接。本发明功耗低、结构简单。
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Patent Agency Ranking
公开(公告)号：CN109816571A
公开(公告)日：2019-05-28
申请号：CN201910238537.4
申请日：2019-03-27
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种在线授课系统中基于教案录音库和伪学生的云-端框架，包括：移动端APP，用于学生登录、供学生选择课程操作、在虚拟教室上课时播放教案视频、在互动时接受学生的问题和向学生播放问题答案及互动点的录音；对象存储服务器，用于存储教学视频及录音、若干学生可能提出的问题以及各问题对应的答案；云服务器端，用于根据学生的课程权限运行课程脚本，再根据课程脚本从对象存储服务器中获取对应的教学视频及录音，最后将获取的教学视频及录音发送至该学生的移动端APP中进行播放，并根据学生提出的问题在对象存储服务器中查询该问题的答案，然后将该问题的答案发送至移动端APP中，该框架有效的提高学生学习的效果及上课体验。
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公开(公告)号：CN109639282A
公开(公告)日：2019-04-16
申请号：CN201811252034.4
申请日：2018-10-25
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种单端输入的低功耗同步寄存器型逐次逼近ADC，包括：自举开关(1)、差分电容阵列(2)、比较器(3)、SAR逻辑控制器(4)和输出寄存器(5)；其中，差分电容阵列(2)分别连接比较器(3)和SAR逻辑控制器(4)；差分电容阵列(2)通过自举开关(1)连接输入端；比较器(3)连接SAR逻辑控制器(4)；SAR控制器(4)连接输出寄存器(5)；输出寄存器(5)连接输出端。本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，能够直接对单端信号进行处理，避免了额外的单端转差分电路，从而降低了设计难度，减少了电路面积，降低了功耗；而且能够在转换过程中保证比较器的共模电压基本稳定在参考电压Vcm附近，从而降低比较器的动态失调，提高电路整体精度。
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公开(公告)号：CN116132232A
公开(公告)日：2023-05-16
申请号：CN202111348600.3
申请日：2021-11-15
Applicant: 西安电子科技大学
IPC: H04L27/18
Abstract: 本发明提供了一种用于高速数字通信的多路并行上采样方法，包括以下步骤：S1：根据上采样系统的输入采样率以及输出采样率，确定每一时刻数据采样使能以及每一时刻的插值因子；S2：根据数据采样使能对N路中的每一路并行输入数据进行缓存整流，得到K路并行有效数据；S3：根据数据采样使能将K路并行有效数据分别向N个插值寄存器中移位，得到该时刻的N组插值基点；S4：采用并行结构的分段抛物插值器，对N组插值基点进行并行插值，得到N路输出结果。本发明提供的多路并行上采样装置可以在FPGA系统时钟250MHz以内稳定工作，当并行路数N升高时，程序的资源占用率只会线性增长，可以实现极高采样率以内的上采样变换。
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公开(公告)号：CN109639282B
公开(公告)日：2021-08-24
申请号：CN201811252034.4
申请日：2018-10-25
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种单端输入的低功耗同步寄存器型逐次逼近ADC，包括：自举开关(1)、差分电容阵列(2)、比较器(3)、SAR逻辑控制器(4)和输出寄存器(5)；其中，差分电容阵列(2)分别连接比较器(3)和SAR逻辑控制器(4)；差分电容阵列(2)通过自举开关(1)连接输入端；比较器(3)连接SAR逻辑控制器(4)；SAR控制器(4)连接输出寄存器(5)；输出寄存器(5)连接输出端。本发明提供的单端输入的低功耗同步寄存器型逐次逼近ADC，能够直接对单端信号进行处理，避免了额外的单端转差分电路，从而降低了设计难度，减少了电路面积，降低了功耗；而且能够在转换过程中保证比较器的共模电压基本稳定在参考电压Vcm附近，从而降低比较器的动态失调，提高电路整体精度。
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公开(公告)号：CN110190850B
公开(公告)日：2021-04-20
申请号：CN201910305821.9
申请日：2019-04-16
Applicant: 西安电子科技大学
Abstract: 本发明公开一种逐次逼近型模数转换器，包括：第一自举开关的输入端与第一信号输入端连接，第二自举开关的输入端与第二信号输入端连接；差分电容阵列的第一输入端与第一自举开关的输出端连接，差分电容阵列的第二输出端与第二自举开关的输出端连接，差分电容阵列的第一输出端与比较器的第一同相输入端连接，差分电容阵列的第二输出端与比较器的第一反相输入端连接；比较器的信号输出端与SAR逻辑模块的信号输入端连接，比较器的ready信号输出端与SAR逻辑模块的ready信号输入端连接，SAR逻辑模块的信号输出端与寄存器的输入端连接；SAR逻辑模块的控制信号输出端与差分电容阵列的控制信号输入端连接。本发明功耗低、结构简单。
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