一种FPGA及其时序收敛方法

    公开(公告)号:CN110852026A

    公开(公告)日:2020-02-28

    申请号:CN201911083975.4

    申请日:2019-11-07

    Abstract: 本发明涉及一种FPGA及其时序收敛方法,属于FPGA及嵌入式开发技术领域,方法采用ODDR模块使FPGA内部同步采样时钟的路径固定,且走线延时可以预测,方便时序收敛的实现;通过全局时钟资源模块获取基准时钟,对基准时钟进行两路锁相环的时钟偏移调节,用于调整时钟与数据走线的相位关系,通过调节合适的第一时钟偏移和第二时钟偏移,使在FPGA输入数据的路径最大、最小延时范围,以及FPGA输出数据的路径最大、最小延时范围均满足一定条件,从而达到时序收敛。本发明通过两次时钟偏移分别确定了FPGA输出至从芯片的工作时钟,以及输出数据寄存器的同步时钟,分别用于提升FPGA的数据输入接口及数据输出接口的时序收敛余量,以防止发送和接收公用系统时钟导致的时序冲突。

    一种开出自检电路
    10.
    发明授权

    公开(公告)号:CN106026054B

    公开(公告)日:2019-02-05

    申请号:CN201610642378.0

    申请日:2016-08-08

    Abstract: 本发明涉及一种开出自检电路,包括开出回路,开出回路包括第一开关管和开出继电器,第一开关管的控制端用于连接开出控制信号(DOUT);所述开出继电器的线圈与第一开关管串联后接地,形成串联电路的电源端为启动电源端(VCC‑QD),该启动电源端连接一个断线自检单元,该自检单元包括一个分压电路,分压电路包括串联的电源端(VCC)与分压元件,所述启动电源端(VCC_QD)为所述分压电路中的分压点。本发明提供的一种开出自检电路,将电源端VCC接入的电源经过分压后形成启动电源,通过启动电源端向开出继电器线圈供电,从而实现开出继电器的断线自检。本发明解决了现有技术不能对开出回路中继电器进行自检的问题。

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