-
公开(公告)号：CN119893983A
公开(公告)日：2025-04-25
申请号：CN202311389943.3
申请日：2023-10-24
Applicant: 长江存储科技有限责任公司
IPC: H10B12/00 , G11C5/02 , H10B53/30 , H10B41/35 , H10B41/27 , H10B63/10 , H10B63/00 , H10B43/35 , H10B43/27
Abstract: 本申请实施方式提供了一种半导体器件及制备方法、存储器系统。半导体器件包括：半导体柱、隔离结构和栅极结构。半导体柱沿第一方向延伸，并包括至少一个侧面；隔离结构沿第二方向延伸，其中隔离结构在第三方向与半导体柱的部分侧面相对，第一方向、第二方向和第三方向彼此相交；栅极结构围绕半导体柱的其余侧面，其中邻近同一隔离结构的多个栅极结构对称分布在同一隔离结构在第三方向相对的两侧。
-
公开(公告)号：CN119486114A
公开(公告)日：2025-02-18
申请号：CN202311009277.6
申请日：2023-08-10
Applicant: 长江存储科技有限责任公司
IPC: H10B12/00
Abstract: 本申请提供一种半导体器件及其制造方法、存储系统，包括：多个沿第一方向延伸的沟道结构，沟道结构包括在第一方向上相对的第一沟道端和第二沟道端；沿第一方向延伸的第一栅极，位于相邻的沟道结构之间，且第一栅极包括在第一方向上相对的第一栅极顶面和第一栅极底面，第一栅极顶面靠近第一沟道端；以及沿第一方向延伸的第二栅极，位于沟道结构在第二方向上背离第一栅极的一侧，且第二栅极包括在第一方向上相对的第二栅极顶面和第二栅极底面，第二栅极底面靠近第二沟道端，在第一方向上，第二栅极顶面位于第一栅极顶面靠近第一沟道端的一侧，第一栅极底面位于第二栅极底面靠近第二沟道端的一侧，第一方向与第二方向相交。
-
公开(公告)号：CN115472611A
公开(公告)日：2022-12-13
申请号：CN202211225557.6
申请日：2022-10-09
Applicant: 长江存储科技有限责任公司
IPC: H01L27/108 , H01L21/8242
Abstract: 本公开实施例公开了一种半导体结构及其制作方法、存储器系统，所述半导体结构包括：半导体层，所述半导体层中设置有沿第一方向延伸的多个有源柱、位于所述有源柱一侧的栅极结构、位于相邻的两个有源柱之间的第一绝缘层、设置在所述有源柱沿所述第一方向上一个端部处的第一电极；所述第一方向为所述半导体层的厚度方向；第二绝缘层，所述第二绝缘层位于所述半导体层上；多个连接结构，每个所述连接结构至少部分位于所述第二绝缘层中；所述连接结构与所述第一电极连接，且所述连接结构在第二方向的宽度大于所述第一电极在所述第二方向的宽度；所述第二方向与所述第一方向垂直。
-
公开(公告)号：CN113206101B
公开(公告)日：2022-07-29
申请号：CN202110402549.3
申请日：2018-11-27
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11565 , H01L27/1157 , H01L27/11582
Abstract: 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，多个沟道柱贯穿栅叠层结构；多个隔离结构，多个隔离结构贯穿栅叠层结构；以及多个导电通道，多个导电通道贯穿栅叠层结构，其中，每个沟道柱至少与一个导电通道相邻设置，每个导电通道用于通过半导体衬底中的共源区向其周围的沟道柱提供电信号，部分导电通道采用隔离结构彼此隔开，隔离结构的宽度不大于导电通道的直径。该3D存储器件在有利于每个沟道柱获得统一的电压的同时还可以提高集成密度。
-
公开(公告)号：CN109003984B
公开(公告)日：2021-11-02
申请号：CN201810812293.1
申请日：2018-07-23
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11573 , H01L27/11582
Abstract: 公开了一种3D存储器件及其制造方法。3D存储器件包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个存储串，贯穿所述叠层结构；导电接触，贯穿所述叠层结构；其中，所述导电接触在垂直于所述多个存储串的第一方向呈折线状。本发明采用贯穿叠层结构的导电接触，在垂直于所述多个存储串的第一方向呈折线状。导电接触沿存储串阵列的排列方向延伸，从而可以降低高堆叠下晶片在垂直于存储串的平面上的翘曲偏差，减小形成导体层时金属层填充的距离。
-
Patent Agency Ranking
公开(公告)号：CN109712983B
公开(公告)日：2021-02-12
申请号：CN201811482789.3
申请日：2018-12-05
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11524 , H01L27/11551 , H01L27/1157 , H01L27/11578
Abstract: 公开了一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；多个存储串，贯穿所述叠层结构；多个导电通道，贯穿所述叠层结构；其中，所述多个存储串呈蜂窝结构，每个所述导电通道位于所述蜂窝结构的中心并且用于通过所述衬底向其周围的所述多个存储串供电。本发明还提供一种本发明提供的3D存储器件的制造方法，利用共源极孔作为沉积通道以将叠层结构中的牺牲层替换成导体层，以及利用共源极孔形成共源极导电通道，避免栅叠层结构中的导体层与共源极导电通道之间形成空隙。
-
公开(公告)号：CN109300907B
公开(公告)日：2021-02-12
申请号：CN201811207911.6
申请日：2018-10-17
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11578
Abstract: 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，位于半导体衬底上，包括交替堆叠的多个栅极导体层与多个层间绝缘层；多个沟道柱，贯穿栅叠层结构，并与半导体衬底电相连；以及第一电连接结构，位于沟道柱上，用于和位线相连；3D存储器件还包括多个导电柱以及位于导电柱上的第二电连接结构，其中，多个导电柱贯穿栅叠层结构，与半导体衬底电相连，并分布在多个沟道柱之间，每个导电柱用于通过半导体衬底向其周围的沟道柱供电，位于同行的第二电连接结构与同一源线相连，并且在第一方向上与位于同行的第一电连接结构错开。
-
公开(公告)号：CN109742084B
公开(公告)日：2020-12-18
申请号：CN201811407150.9
申请日：2018-11-23
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种电子设备、三维存储器及其制作方法，该制作方法包括如下步骤：在衬底上的堆叠层上制作功能孔，堆叠层包括依次层叠在衬底上的牺牲层和绝缘层，功能孔贯穿堆叠层并延伸进入衬底，在功能孔底部制作形成外延结构；在功能孔的侧壁和外延结构的表面上制作存储层和沟道层，对功能孔进行第一次刻蚀，移除外延结构表面中部的存储层和沟道层，并移除部分外延结构，使得外延结构顶部形成凹槽，使得外延结构包括底部部分和侧壁部分，相对的侧壁部分和底部部分共同围合形成凹槽，侧壁部分与牺牲层对应；对功能孔进行第二次刻蚀，移除沟道层和外延结构的侧壁部分。通过上述设置，从而能避免在功能孔的内壁上形成空洞，防止漏电。
-
公开(公告)号：CN109166861B
公开(公告)日：2020-11-24
申请号：CN201811061575.9
申请日：2018-09-12
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1158
Abstract: 本发明提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层；在所述伪栅极层和所述介质层中形成穿通所述伪栅极层和所述介质层的多个沟道孔；在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层，以及在所述阻挡层上覆盖电荷存储层，所述阻挡层材料为氧化物；去除所述伪栅极层而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。
-
公开(公告)号：CN109496361B
公开(公告)日：2020-10-30
申请号：CN201880002139.6
申请日：2018-10-18
Applicant: 长江存储科技有限责任公司
Inventor： 华文宇
IPC: H01L27/11578 , H01L27/11551
Abstract: 公开了具有Z字形狭缝结构的3D存储器件及其形成方法的实施例。在示例中，一种3D存储器件包括衬底、包括衬底上方的交错的导电层和电介质层的存储堆叠层、各自竖直延伸穿过存储堆叠层的存储器串的阵列、以及将存储器串的阵列横向划分为多个存储区域的多个狭缝结构。多个狭缝结构中的每一个竖直延伸穿过存储堆叠层并且在平面图中以第一Z字形图案横向延伸。
-
-
-
-
-
-
-
-
-
Search Results
155
records
(took 0.055 seconds)
