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公开(公告)号：CN112768468B
公开(公告)日：2024-04-09
申请号：CN202110090323.4
申请日：2021-01-22
Applicant: 长江存储科技有限责任公司
Abstract: 本发明提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底；所述半导体结构包括核心区和虚拟区；所述半导体结构还包括覆盖所述核心区和所述虚拟区的第一绝缘层；在所述第一绝缘层上形成伪底部选择栅极层；去除所述虚拟区的伪底部选择栅极层，保留所述核心区的伪底部选择栅极层；在所述衬底的所述虚拟区形成第二绝缘层；以及在半导体结构上表面形成堆叠层。
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公开(公告)号：CN109742084B
公开(公告)日：2020-12-18
申请号：CN201811407150.9
申请日：2018-11-23
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种电子设备、三维存储器及其制作方法，该制作方法包括如下步骤：在衬底上的堆叠层上制作功能孔，堆叠层包括依次层叠在衬底上的牺牲层和绝缘层，功能孔贯穿堆叠层并延伸进入衬底，在功能孔底部制作形成外延结构；在功能孔的侧壁和外延结构的表面上制作存储层和沟道层，对功能孔进行第一次刻蚀，移除外延结构表面中部的存储层和沟道层，并移除部分外延结构，使得外延结构顶部形成凹槽，使得外延结构包括底部部分和侧壁部分，相对的侧壁部分和底部部分共同围合形成凹槽，侧壁部分与牺牲层对应；对功能孔进行第二次刻蚀，移除沟道层和外延结构的侧壁部分。通过上述设置，从而能避免在功能孔的内壁上形成空洞，防止漏电。
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公开(公告)号：CN109166861B
公开(公告)日：2020-11-24
申请号：CN201811061575.9
申请日：2018-09-12
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1158
Abstract: 本发明提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层；在所述伪栅极层和所述介质层中形成穿通所述伪栅极层和所述介质层的多个沟道孔；在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层，以及在所述阻挡层上覆盖电荷存储层，所述阻挡层材料为氧化物；去除所述伪栅极层而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。
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公开(公告)号：CN110088902A
公开(公告)日：2019-08-02
申请号：CN201880004875.5
申请日：2018-08-02
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157
Abstract: 本公开提供一种三维存储器件的结构和制作方法。在一实例中，一种制作三维存储器件的方法包括：在基底上设置材料层，在材料层之一阵列形成区域中形成多个沟道形成孔以及邻近多个沟道形成孔之多个牺牲孔，根据沟道形成孔而形成多个半导体沟道以及根据牺牲孔的至少一个而形成至少一个栅缝隙(GLS)，其中栅缝隙中的至少一个的位置与多个牺牲孔中的至少一个重叠。
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公开(公告)号：CN108417576B
公开(公告)日：2019-06-21
申请号：CN201810219177.9
申请日：2018-03-16
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11551
Abstract: 本发明涉及一种在三维存储器件的沟道孔中形成外延结构的方法，包括以下步骤：提供半导体结构，所述半导体结构包括核心区和辅助区，所述核心区具有沟道孔，所述辅助区具有虚拟孔和/或沟槽；在所述沟道孔的底部形成第一外延结构，且在所述虚拟孔和/或沟槽的底部形成第二外延结构；使用针对所述辅助区的光刻步骤去除所述所述虚拟孔和/或沟槽底部的第二外延结构。本发明由于仅在核心区的沟道孔内形成外延结构，而在辅助区的虚拟孔和/或沟槽中不形成外延结构，能够解决形成外延结构带来的漏电以及可靠性风险，同时简化了工艺难度。
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Patent Agency Ranking
公开(公告)号：CN109390349A
公开(公告)日：2019-02-26
申请号：CN201811242026.1
申请日：2018-10-24
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：半导体衬底；栅叠层结构，包括交替堆叠的多个栅极导体和多个层间绝缘层，位于半导体衬底上方；以及多个沟道柱，贯穿栅叠层结构，沟道柱包括：外延层，位于沟道柱底部，并与半导体衬底接触；保护层，位于外延层上方，并与外延层接触；以及沟道层，位于保护层上方，并与保护层接触。该3D存储器件通过在外延层上方设置保护层作为刻蚀停止层，外延层受到保护层的保护不会被去除，从而提高了3D存储器件的击穿电压。
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公开(公告)号：CN107731846B
公开(公告)日：2019-01-01
申请号：CN201710775876.7
申请日：2017-08-31
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11578
Abstract: 本发明提供一种提高沟道通孔均一性的三维存储器形成方法，属于半导体技术领域。所述方法包括：提供含有衬底和叠层结构的主体结构，叠层结构形成于衬底上；在叠层结构上形成顶层选择门；在含有顶层选择门的叠层结构上形成沟道通孔，使每个顶层选择门对应预设列的沟道通孔，并将远离顶层选择门的最外侧的两列沟道通孔作为虚拟孔；对虚拟孔依次进行氧化物填充、刻蚀、金属填充工艺，形成栅极线。本发明中的方法，最终形成的各沟道通孔大小均匀，有效的解决了现有的9孔沟道通孔阵列非均一性问题。
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公开(公告)号：CN110678982B
公开(公告)日：2021-08-31
申请号：CN201980001923.X
申请日：2019-08-29
Applicant: 长江存储科技有限责任公司
IPC: H01L27/1157 , H01L27/11582 , H01L29/423 , H01L29/51
Abstract: 提供了一种半导体器件。所述半导体器件包括从衬底的一侧延伸的沟道结构。所述沟道结构具有侧壁和底部区域。所述沟道结构包括设置于所述底部区域处的底部沟道触点以及沿所述侧壁并且在所述底部沟道触点之上形成的沟道层。所述沟道结构还包括沿所述沟道结构的侧壁在所述沟道层之上并且在所述顶部沟道触点之上形成的高k层。
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公开(公告)号：CN110462828B
公开(公告)日：2021-01-29
申请号：CN201880000498.8
申请日：2018-04-19
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11519 , H01L27/11556 , H01L27/11565 , H01L27/11582
Abstract: 公开了三维存储器设备的方法和结构。在一个示例中，存储器设备包括具有在第一区域中的一个或多个第一凹槽以及在第二区域中的一个或多个第二凹槽的衬底。衬层设置在第一区域中的所述一个或多个第一凹槽的侧壁和底部上方，并且外延生长材料形成在第二区域中的所述一个或多个第二凹槽中。一个或多个NAND串形成在设置在所述一个或多个第二凹槽中的外延生长材料上方，以及，一个或多个垂直结构形成在第一区域中的所述一个或多个第一凹槽上方。
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公开(公告)号：CN109742084A
公开(公告)日：2019-05-10
申请号：CN201811407150.9
申请日：2018-11-23
Applicant: 长江存储科技有限责任公司
IPC: H01L27/11578 , H01L27/11582
Abstract: 本发明提供了一种电子设备、三维存储器及其制作方法，该制作方法包括如下步骤：在衬底上的堆叠层上制作功能孔，堆叠层包括依次层叠在衬底上的牺牲层和绝缘层，功能孔贯穿堆叠层并延伸进入衬底，在功能孔底部制作形成外延结构；在功能孔的侧壁和外延结构的表面上制作存储层和沟道层，对功能孔进行第一次刻蚀，移除外延结构表面中部的存储层和沟道层，并移除部分外延结构，使得外延结构顶部形成凹槽，使得外延结构包括底部部分和侧壁部分，相对的侧壁部分和底部部分共同围合形成凹槽，侧壁部分与牺牲层对应；对功能孔进行第二次刻蚀，移除沟道层和外延结构的侧壁部分。通过上述设置，从而能避免在功能孔的内壁上形成空洞，防止漏电。
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