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公开(公告)号：CN114093820B
公开(公告)日：2025-01-14
申请号：CN202111282772.5
申请日：2021-11-01
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00 , H01L21/033
Abstract: 本申请提供了一种有源区结构的制备方法、半导体结构和半导体存储器，所述方法包括：提供衬底；在衬底表面形成初始半导体结构；初始半导体结构包括有源线；在初始半导体结构上沉积第一阻挡层；刻蚀第一阻挡层，形成沿第一方向延伸的第一沟槽；刻蚀第一阻挡层，形成沿第二方向延伸的第二沟槽；第一沟槽与第二沟槽交叠区域形成刻蚀孔，刻蚀孔的深度大于第一沟槽与第二沟槽的深度；以刻蚀孔为掩膜，刻蚀有源线，形成分立的有源区掩膜。本申请能够提高有源区的局部关键尺寸均匀性，改善半导体器件的电性能。
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公开(公告)号：CN115274663B
公开(公告)日：2024-08-02
申请号：CN202110481741.6
申请日：2021-04-30
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本公开提供一种半导体结构及其形成方法，涉及半导体技术领域。该形成方法包括：提供衬底，衬底包括有源区及并排分布于有源区的多个字线结构，字线结构将有源区分隔为多个子区域，各字线结构的顶部均设有钝化层；在衬底内形成位线接触孔，位线接触孔在平行于衬底的方向上横跨子区域及与子区域相邻的两个字线结构的钝化层；采用垒晶生长工艺在位线接触孔内形成硅材料层，硅材料层在衬底上的正投影位于子区域；对硅材料层进行结晶化处理，以形成结晶层；在结晶层的表面沉积导电膜层，以形成位线结构。本公开的形成方法可避免位线结构短路，降低位线结构失效风险。
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公开(公告)号：CN115249661B
公开(公告)日：2024-05-21
申请号：CN202110469847.4
申请日：2021-04-28
Applicant: 长鑫存储技术有限公司
Abstract: 本发明实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供基底，基底包含分立的多条位线结构；在基底上形成分立的多个第一有源区，每条位线结构与至少两个第一有源区电连接；对第一有源区进行第一外延生长工艺，形成位于第一有源区上方的第二有源区，第二有源区的掺杂离子类型与第一有源区的掺杂离子类型不同；形成栅极结构和多条连接结构，栅极结构覆盖第二有源区侧壁，每一条连接结构电连接至少两个栅极结构的栅极，连接结构与电连接的栅极构成字线；在第二有源区上形成第三有源区，第三有源区的掺杂离子类型与第一有源区的掺杂离子类型相同。本发明实施例有利于提高半导体结构的电学性能。
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公开(公告)号：CN117371392A
公开(公告)日：2024-01-09
申请号：CN202210743480.5
申请日：2022-06-27
Applicant: 长鑫存储技术有限公司
IPC: G06F30/398 , G06N3/0464 , G06N3/08
Abstract: 本公开提供了一种刻蚀模型建立方法、预测方法、装置、设备及介质，涉及半导体技术领域。所述方法包括：采集晶圆表面的光刻后图像样本和第n刻蚀后图像样本，当一步模型训练无法满足训练停止条件时，根据光刻后图像样本和第n刻蚀后图像样本，得到第n聚合物侧壁保护模式图像样本和第n物理化学性刻蚀模式图像样本，并训练聚合物侧壁保护模式神经网络模型和物理化学性刻蚀模式神经网络模型，并根据训练完成的聚合物侧壁保护模式神经网络模型和物理化学性刻蚀模式神经网络模型构建第二待训练神经网络模型进行训练。结合刻蚀工艺参数和多模式神经网络模型，提升精确度。
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公开(公告)号：CN116744678A
公开(公告)日：2023-09-12
申请号：CN202310721933.9
申请日：2023-06-15
Applicant: 长鑫存储技术有限公司
IPC: H10B12/00
Abstract: 本公开是关于半导体技术领域，涉及一种半导体结构及其形成方法，该形成方法包括：提供衬底，衬底包括邻接分布的阵列区和外围区；形成覆盖阵列区和外围区的表面的绝缘层；至少在位于外围区的绝缘层的表面形成保护层；形成覆盖绝缘层和保护层共同构成的结构的表面的堆叠膜层，堆叠膜层包括依次层叠分布的第一牺牲层、中部支撑层、第二牺牲层以及顶部支撑层；对堆叠膜层、保护层以及绝缘层进行蚀刻，以形成多个间隔分布的电容孔，电容孔在衬底上的正投影位于阵列区；在电容孔内形成下电极层；蚀刻去除第一牺牲层和第二牺牲层，第一牺牲层和第二牺牲层的蚀刻速率均大于保护层的蚀刻速率。该形成方法可减少结构缺陷，提高产品良率。
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Patent Agency Ranking
公开(公告)号：CN116741818A
公开(公告)日：2023-09-12
申请号：CN202310559678.2
申请日：2023-05-16
Applicant: 长鑫存储技术有限公司
Inventor： 于业笑
Abstract: 本公开实施例提供了一种半导体结构的制备方法及半导体结构，其中，制备方法包括：提供衬底，在衬底上形成栅极结构，形成第一侧墙材料层，第一侧墙材料层至少覆盖栅极结构的侧壁及位于栅极结构之间的衬底的表面。执行第一掺杂工艺，以在位于栅极结构的两侧的衬底中形成第一掺杂区和第二掺杂区。形成第二侧墙材料层，第二侧墙材料层覆盖第一侧墙材料层，执行刻蚀工艺，去除第一侧墙材料层及第二侧墙材料层覆盖衬底表面的部分，剩余的第一侧墙材料层及第二侧墙材料层分别构成第一侧墙层和第二侧墙层。
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公开(公告)号：CN116741626A
公开(公告)日：2023-09-12
申请号：CN202210209445.5
申请日：2022-03-04
Applicant: 长鑫存储技术有限公司
IPC: H01L21/033 , H01L21/027
Abstract: 本公开实施例提供一种半导体结构的制备方法和半导体结构。其中，所述制备方法包括：提供待处理结构，所述待处理结构包括衬底、层叠设置于所述衬底上方的蚀刻目标层、底部掩膜层和第一掩膜层；图案化所述第一掩膜层形成第一图案，所述第一图案暴露部分所述底部掩膜层；在所述第一掩膜层的侧壁上形成具有竖直侧壁形貌的间隔件；去除所述第一掩膜层；采用填充层填充所述间隔件之间的间隙，其中，所述间隔件的材料和所述填充层的材料具有高蚀刻选择比；去除所述间隔件。
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公开(公告)号：CN115249660A
公开(公告)日：2022-10-28
申请号：CN202110468528.1
申请日：2021-04-28
Applicant: 长鑫存储技术有限公司
IPC: H01L21/8242 , H01L27/108
Abstract: 本发明实施例提供一种半导体结构的制作方法，包括：在第一隔离层上形成掩膜层，掩膜层的开口图案由分立的多个组合开口构成，组合开口包括第一开口和第二开口，第二开口连接至少两个分立的第一开口；形成牺牲层，牺牲层覆盖第一开口侧壁以及填充满第二开口；形成第二有源层，第二有源层填充满第一开口，第二有源层的掺杂离子类型与第一有源区的掺杂离子类型不同；去除牺牲层，以暴露出第二有源层的侧壁表面；进行氧化工艺，以使氧源分子与部分第二有源层反应生成第二介质层，剩余第二有源层作为第二有源区，第二介质层覆盖第二有源区侧壁表面；形成导电层，导电层填充满第一开口和第二开口。本发明实施例有利于提高半导体结构的导电性能。
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公开(公告)号：CN115223942A
公开(公告)日：2022-10-21
申请号：CN202110407971.8
申请日：2021-04-15
Applicant: 长鑫存储技术有限公司
IPC: H01L21/8242 , H01L27/108 , H01L21/768
Abstract: 本发明提供一种半导体结构的制备方法及半导体结构，涉及半导体技术领域，该半导体结构的制备方法包括提供基底；在基底上形成多个位线结构，多个位线结构相互平行且沿第一方向延伸，相邻位线结构之间形成沟槽；在沟槽内形成第一导电层，第一导电层内具有空隙；去除部分第一导电层，以形成第一凹槽，第一凹槽的槽底暴露出空隙；在第一凹槽的内壁上形成外延层；外延层进行外延生长以形成延伸部，延伸部填充满空隙。本发明通过在第一凹槽的内壁上形成外延层，并利用外延层进行外延生长以形成延伸部，该延伸部可以填满导电结构中的空隙，提高了导电结构的致密性，进而降低导电结构的电阻，提高了导电结构的导电性能和半导体结构的性能。
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公开(公告)号：CN115020332A
公开(公告)日：2022-09-06
申请号：CN202210610927.1
申请日：2022-05-31
Applicant: 长鑫存储技术有限公司
Inventor： 于业笑
IPC: H01L21/768 , H01L21/28 , H01L21/8242 , H01L23/538 , H01L29/423 , H01L27/108
Abstract: 本公开实施例公开了一种半导体结构的制备方法以及半导体结构，其中，所述半导体结构的制备方法，包括：提供衬底，所述衬底包括单元阵列区和外围电路区；在所述单元阵列区上形成位线材料层，刻蚀所述位线材料层形成沿第一方向延伸的位线结构；在所述外围电路区上形成栅极材料层，刻蚀所述栅极材料层，形成外围栅极结构。
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