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公开(公告)号：CN114026573A
公开(公告)日：2022-02-08
申请号：CN202080046849.6
申请日：2020-03-17
Applicant: ARM有限公司
Inventor： 悉达多·达斯 , 马修·马蒂那 , 格伦·阿诺德·罗森代尔 , 费迪南德·加西亚·雷东多
Abstract: 本发明公开一种乘法累加方法和架构。该架构包括布置在平铺列中的非易失性存储器元件的多个网络。逻辑以数字方式调节该多个网络中的单独网络的等效电导以将每个单独网络的该等效电导映射到神经网络内的单个权重。该神经网络内的第一部分选集的权重被映射到这些列中的这些网络的这些等效电导中，以使得能够通过混合信号计算来计算乘法和累加运算。该逻辑更新这些映射以选择第二部分选集的权重来计算另外的乘法和累加运算，并且重复这些映射和这些计算运算，直到针对该神经网络的所有计算完成。
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公开(公告)号：CN117076165A
公开(公告)日：2023-11-17
申请号：CN202310507843.X
申请日：2023-05-08
Applicant: Arm有限公司
Inventor： 费迪南德·加西亚·雷东多 , 乔纳斯·史维达斯 , 萨汉·萨吉瓦·希尼杜马·乌杜加马·加米奇
Abstract: 本发明提供了一种方法，该方法包括响应于功率下降警告，开始(102)检查点设定过程，该检查点设定过程包括将与由数据处理电路(10)执行的数据处理操作相关联的执行状态存储(104)到非易失性存储器(12)。该方法还包括在该非易失性存储器中保持(108)检查点进程指示，以指示该执行状态的多个区段(50)中的哪些区段已被存储作为该检查点设定过程的一部分。
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公开(公告)号：CN114365078B
公开(公告)日：2025-02-18
申请号：CN202080061121.0
申请日：2020-08-27
Applicant: ARM有限公司
Inventor： 马修·马蒂那 , 施达塔·达斯 , 格伦·阿诺德·罗森代尔 , 费迪南德·加西亚·雷东多
Abstract: 提供了一种用于执行重构的乘法与累加运算的方法和设备。求和阵列包括以列布置的多个非易失性存储器元件。基于神经网络的权重而将该求和阵列中的每个非易失性存储器元件编程为高电阻状态或低电阻状态。该求和阵列被配置成至少部分地基于多个输入信号而生成每个列的经求和的信号。乘法阵列耦接到该求和阵列，并且包括多个非易失性存储器元件。基于该神经网络的权重而将该乘法阵列中的每个非易失性存储器元件编程为不同的电导水平。乘法阵列被配置成至少部分地基于来自求和阵列的经求和的信号而生成输出信号。
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公开(公告)号：CN114365078A
公开(公告)日：2022-04-15
申请号：CN202080061121.0
申请日：2020-08-27
Applicant: ARM有限公司
Inventor： 马修·马蒂那 , 施达塔·达斯 , 格伦·阿诺德·罗森代尔 , 费迪南德·加西亚·雷东多
Abstract: 提供了一种用于执行重构的乘法与累加运算的方法和设备。求和阵列包括以列布置的多个非易失性存储器元件。基于神经网络的权重而将该求和阵列中的每个非易失性存储器元件编程为高电阻状态或低电阻状态。该求和阵列被配置成至少部分地基于多个输入信号而生成每个列的经求和的信号。乘法阵列耦接到该求和阵列，并且包括多个非易失性存储器元件。基于该神经网络的权重而将该乘法阵列中的每个非易失性存储器元件编程为不同的电导水平。乘法阵列被配置成至少部分地基于来自求和阵列的经求和的信号而生成输出信号。
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