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公开(公告)号：CN116705112B
公开(公告)日：2024-12-20
申请号：CN202310807799.4
申请日：2023-07-03
Applicant: 无锡中微亿芯有限公司
Abstract: 本申请公开了一种FPGA中的可编程逻辑单元，涉及FPGA领域，该可编程逻辑单元以二选一选择器作为基本设计单元，采用COOL的方式利用开关将不同的二选一选择器实现可编程的组合，从而使用任意组合逻辑与寄存器比来实现任意逻辑电路，可以编程配置形成时序电路中的各种核心单元以及常见的各种逻辑功能，功能丰富、性能优异，有利于改善FPGA的功能和性能，且这种本质特性使其在精细粒度上接近基本的ASIC单元，从而允许类似ASIC的基于单元的映射器应用它们所有的优化潜力。
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公开(公告)号：CN116755923B
公开(公告)日：2024-11-08
申请号：CN202310774573.9
申请日：2023-06-27
Applicant: 无锡中微亿芯有限公司
Abstract: 本申请公开了一种抗单粒子翻转的存算架构FPGA，涉及FPGA技术领域，该存算架构FPGA中位于同一个子区域内的资源模块通过FPGA内部的互连资源相连以实现一个存算单元，且存算单元中的寄存器替换为使用奇偶寄存器，利用资源模块实现校验电路，在存算运算过程中利用校验电路对奇偶寄存器进行校验，在校验确定寄存器数据错误时，及时触发存算单元重新执行该项存算运算，避免因为单粒子翻转失效带来的瞬态错误而导致的运算错误，从而可以在通过多存算单元实现并行的多核存算运算时保证运行的准确性，具有突出的数据处理效率、运算速度和运行可靠性。
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公开(公告)号：CN115099178B
公开(公告)日：2024-10-01
申请号：CN202210758633.3
申请日：2022-06-30
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/347 , G11C16/34
Abstract: 本申请公开了一种考虑编程干扰的flash型FPGA布线方法，涉及可编程逻辑器件技术领域，该方法在利用预设布线算法对用户输入网表中每个待布线网实施布线的过程中搜寻任意目的点时，从待布线网的源点开始，依据节点基于预设布线算法计算得到的布线代价分量以及节点对应的flash开关的编程代价选取扇出节点并依次展开搜寻，直到搜寻到目的点，每个flash开关的编程代价表征该flash开关在FPGA编程烧写过程中受到的编程干扰。该方法在常规的布线方法的基础上进行优化，在布线时即考虑了编程烧写过程带来的编程干扰，使得在按照设计结果制作flash型FPGA时仍然能满足时序要求，保证了整体电路性能。
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公开(公告)号：CN113657060B
公开(公告)日：2023-08-18
申请号：CN202110954442.X
申请日：2021-08-19
Applicant: 无锡中微亿芯有限公司
Abstract: 本发明公开了一种提高FPGA用户设计安全性的方法，涉及FPGA技术领域，该方法通过修改进入FPGA的加密码流或者FPGA输出的内容，使得进入FPGA的加密码流中的对应于起始地址的第一内容与起始地址的加密字不同，或者，FPGA输出的对应于起始地址的第二内容与起始地址的明码不同，从而使得第一内容和第二内容无法形成起始地址的明码与加密码的对应关系，可以在实现输出起始地址的内容的基础上，避免起始地址的全部明码和全部加密码同时在FPGA外显现，从而避免形成破解加密码流的漏洞，提高了用户设计的安全性。
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公开(公告)号：CN116382984A
公开(公告)日：2023-07-04
申请号：CN202211730622.0
申请日：2022-12-30
Applicant: 无锡中微亿芯有限公司
IPC: G06F11/22
Abstract: 本申请涉及一种面向硅介质层多通道高速低延迟互联接口的测试装置和方法。该装置包括：标准测试端口，用于交互测试指令；异步旁路端口，用于直接访问互联接口物理层的通道的IO口；内建自测试引擎，用于实现不同层级间的环回测试和数据校验；冗余数据通道，用于修复损坏的数据通道；延迟链测试电路，用于进行延迟链的功能与线性度测试。采用本装置将测试和修复逻辑内嵌分布在物理层和链路层中，实现内部测试控制而不需要外部的控制器，可以实现对样片进行测试与快速筛片，保证样片的性能。
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Patent Agency Ranking
公开(公告)号：CN116049048A
公开(公告)日：2023-05-02
申请号：CN202211730614.6
申请日：2022-12-30
Applicant: 无锡中微亿芯有限公司
IPC: G06F13/16
Abstract: 本申请涉及一种面向硅介质层高速互联接口的数据眼训练方法和装置。方法包括对采样信号设置延迟值，通过增加延迟值重复获取数据；当延迟值达到预设值，得到获取数据的信号区域，根据信号区域得到数据信号眼。根据本方法的数据眼训练，可以得到完成的数据，可以用于校准在传输数据时的数据‑时钟以及数据‑数据之间的相位偏移，实现正确采样数据，本申请的方法可以在高速低延迟互联接口中运用，可以满足高密集型数据的处理，且结构简单复杂度低。
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公开(公告)号：CN113408225B
公开(公告)日：2022-08-30
申请号：CN202110547062.4
申请日：2021-05-19
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/327
Abstract: 本发明公开了一种提升运行速度的FPGA芯片设计方法，涉及FPGA技术领域，该方法在将RTL级描述文件转换成通用电路后，首先进行电路结构的拆分，再对划分得到的若干个子电路分别进行逻辑优化和器件映射得到每个子电路对应的子网表，然后基于各个子网表在全芯片上进行装箱布局布线最终完成芯片设计；该方法优化了FPGA芯片的设计流程，尤其是优化了逻辑综合过程，使得逻辑综合过程中不再针对电路规模较大的通用电路整体进行处理，而是分别处理多个小规模的电路结构，可以减少总体消耗时间，缩短FPGA的设计时长。
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公开(公告)号：CN111755437B
公开(公告)日：2022-05-31
申请号：CN202010620258.7
申请日：2020-07-01
Applicant: 无锡中微亿芯有限公司
IPC: H01L25/18 , H01L25/00 , H01L23/535 , H01L23/538 , G06F30/34
Abstract: 本申请公开了一种利用硅连接层形成片上网络的FPGA装置，涉及FPGA技术领域，该FPGA装置内部设计有源的硅连接层，硅连接层内部布设硅连接层互连框架，FPGA裸片内部的各个裸片功能模块接入硅连接层互连框架与其共同形成片上网络，裸片功能模块与硅连接层互连框架中的网络接口和路由器形成为一个NOC节点，NOC节点互相连通，从而可以令未内建NOC网络的FPGA裸片中的裸片功能模块之间借由硅连接层互连框架实现高效互连通信，在提高FPGA装置内部的数据传输带宽和性能的基础上降低加工难度。
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公开(公告)号：CN111753480B
公开(公告)日：2022-05-31
申请号：CN202010622780.9
申请日：2020-07-01
Applicant: 无锡中微亿芯有限公司
IPC: G06F30/34
Abstract: 本申请公开了一种利用有源硅连接层实现时钟树的多裸片FPGA，该多裸片FPGA中包括若干个FPGA裸片，这若干个FPGA裸片层叠设置在同一个硅连接层上，通过硅连接层内部的跨裸片连线实现互连通信；硅连接层内还布设有源器件构建平衡时钟树，时钟信号经过平衡时钟树推到各个FPGA裸片，使得各个FPGA裸片的时钟同步，硅连接层内的平衡时钟树可以平衡时钟信号到达各FPGA裸片的延时，降低跨裸片通信时存在的时钟skew过大的问题，加快设计收敛，从而提高多裸片FPGA的性能。
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公开(公告)号：CN114300025A
公开(公告)日：2022-04-08
申请号：CN202111581075.X
申请日：2021-12-22
Applicant: 无锡中微亿芯有限公司
Abstract: 本发明公开了一种利用读出电路确定flash型FPGA阈值电压的方法，涉及flash型FPGA领域，该方法对flash开关单元的栅极施加与配置操作对应的栅极电压，读电流转电压模块施加恒定的基准电压在其漏端从而输出与flash开关单元中流过到地的电流相关的第一电压，与基准电源转电压模块输出的第二电压比较，从而可以精确读取flash开关单元的读出电流，从而能够实现对flash开关单元在擦除和编程后的阈值电压的准确判断，从而为系统控制电路对阈值电压的调整提供依据，保证了在擦除和编程后的阈值电压分布的一致性，为flash型FPGA的优越的可编程性提供了高精度的延迟参数。
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