公开(公告)号：CN119420330A

公开(公告)日：2025-02-11

申请号：CN202411441236.9

申请日：2024-10-15

Applicant: 新港海岸(北京)科技有限公司

Inventor： 郑慧 ,  许杨 ,  皮德义

IPC: H03K5/22 ,  H03K3/0233

Abstract: 本申请公开了一种信号检测电路和信号检测方法，信号检测电路包括：锁存比较器、SR锁存器、信号丢失检测模块和复位信号生成器。锁存比较器接收到待检测输入信号后，将其输出端的电平状态传输至复位信号生成器的输入端、信号丢失检测模块的输入端和SR锁存器的置位端；复位信号生成器接收时钟信号后，根据电平状态生成复位脉冲信号并将其传输至锁存比较器的复位端；信号丢失检测模块根据电平状态调整自身输出端的电平状态，并将其传输至SR锁存器的复位端；SR锁存器根据自身置位端的电平状态和复位端的电平状态输出检测结果。区别于已有技术中通过时钟信号触发锁存比较器来检测信号，具有明显优势。

公开(公告)号：CN118900118B

公开(公告)日：2025-02-11

申请号：CN202411379078.9

申请日：2024-09-30

Applicant: 中茵微电子(南京)有限公司

Inventor： 庞高远 ,  刘德启

IPC: H03K5/14 ,  H03K3/0233

Abstract: 本发明的目的是提供一种时钟信号延迟的控制电路，该电路包括：第一可变延迟线、第二可变延迟线和1UI/2UI校准电路；所述第一可变延迟线的输入端连接时钟信号，输出端连接1UI/2UI校准电路；所述第二可变延迟线的输入端连接时钟信号，输出端连接1UI/2UI校准电路；所述1UI/2UI校准电路根据第一可变延迟线和第二可变延迟线输出的时钟信号进行校准。本发明通过校准使得DQS采样到正确的DQ，通过校准得到时钟信号1UI/2UI的延迟线，同时不受D触发器本身建立时间与保持时间的影响，实现更加精确的1UI/2UI校准。

公开(公告)号：CN118057731A

公开(公告)日：2024-05-21

申请号：CN202310328831.0

申请日：2023-03-30

Applicant: 新唐科技股份有限公司

Inventor： 吴彦宏

IPC: H03K3/011 ,  H03K3/0233

Abstract: 一种阻抗追踪电路及振荡电路，所述阻抗追踪电路耦接一比较电路。比较电路根据第一控制信号产生第一电流，并根据第二控制信号产生第二电流。比较电路具有可变电阻以及电容。可变电阻根据第一电流，产生第一参考电压。电容根据第二电流产生输出电压。阻抗追踪电路包括第一转换电路以及复制电路。第一转换电路根据第三控制信号产生第二控制信号。复制电路包括电流电路、第二转换电路以及比较器。电流电路根据第一控制信号产生第三电流。第三电流等于第一电流。第二转换电路根据第三电流提供第二参考电压。比较器比较第一及第二参考电压，用以产生第三控制信号。

公开(公告)号：CN113206654B

公开(公告)日：2024-05-14

申请号：CN202110347046.0

申请日：2021-03-31

Applicant: 上海川土微电子有限公司

Inventor： 万明亮 ,  恽廷华

IPC: H03K3/0233 ,  H03K19/0185

Abstract: 本公开实施例中提供了一种差分总线驱动器，包括：依次连接在高侧总线端的高侧第一级驱动电路和高侧第二级驱动电路；依次连接在低侧总线端的低侧第一级驱动电路和低侧第二级驱动电路；所述高侧第一级驱动电路和低侧第一级驱动电路被配置为隔离总线端的负高压，所述高侧第二级驱动电路和低侧第二级驱动电路被配置为隔离总线端的正高压。本发明可以用于车载或者工业数据通信，总线端可以承受较高的正压和负压，同时，可以控制总线信号的摆率，总线驱动摆率可调，以降低信号传输时的电磁辐射。

公开(公告)号：CN117639764A

公开(公告)日：2024-03-01

申请号：CN202310828302.7

申请日：2023-07-06

Applicant: 安华高科技股份有限公司

Inventor： 拉克希米·拉奥 ,  西亚瓦什·法拉希 ,  蒂姆·伊·何 ,  阿里·纳齐米 ,  曹军

IPC: H03K21/00 ,  H03K3/0233

Abstract: 本公开涉及使用多相位时钟的可配置质数分频器。提供一种装置，其包含：计数器电路，其经配置以对输入时钟信号的循环进行计数且基于所述输入时钟信号的循环计数来周期性地产生输出时钟信号；多相位时钟产生器，其经配置以从系统时钟信号产生多个多相位时钟信号；多路复用器电路，其耦合到所述多相位时钟产生器且经配置以将选自所述多个多相位时钟信号的多相位时钟信号作为所述输入时钟信号提供到所述计数器电路；及选择电路，其经配置以周期性地将选择信号提供到所述多路复用器电路以将提供到所述计数器电路的所述多相位时钟信号从当前多相位时钟信号切换为选自所述多个多相位时钟信号的下一多相位时钟信号。

公开(公告)号：CN116865742B

公开(公告)日：2024-01-26

申请号：CN202310857347.7

申请日：2023-07-12

Applicant: 上海奎芯集成电路设计有限公司

Inventor： 王运锋 ,  王晓阳

IPC: H03K19/0175 ,  H03K3/0233

Abstract: 本申请提供一种数模接口的时序调节电路，属于集成电路技术领域，所述电路包括：数字模块和模拟模块；数字模块包括时钟树和至少一个数据单元，模拟模块包括时钟相位产生单元和至少一个数据接收单元；时钟相位产生单元用于产生第一时钟信号和第二时钟信号，时钟树用于基于第一时钟信号生成各数据单元对应的第一采样时钟信号，时钟相位产生单元还用于基于第二时钟信号生成各数据接收单元对应的第二采样时钟信号；对于任一数据收发组合，数据单元用于基于第一采样时钟信号对外部数据信号进行采样得到第一采样信号，数据接收单元用于基于第二采样时钟信号对第一采样信号进行采样得到目标采样信号，能保证数据正确接收，避免延时对电路性能的影响。

公开(公告)号：CN116545421B

公开(公告)日：2023-10-31

申请号：CN202310806968.2

申请日：2023-07-04

Applicant: 芯动微电子科技(珠海)有限公司

Inventor： 高专

IPC: H03K5/24 ,  H03K3/0233

Abstract: 本发明公开了一种具有失配校准功能的动态锁存比较器，包括输入模块、锁存模块、第一开关模块、第二开关模块、第三开关模块和第四开关模块；输入模块用于根据第一输入电压Vin1和第二输入电压Vin2，产生第一比较结果；锁存模块用于将第一比较结果放大，产生第二比较结果，并将第二比较结果锁存和输出；第一开关模块、第二开关模块和第三开关模块用于对锁存模块进行状态重置，第四开关模块用于使能输入模块；第一开关模块包括具有可调节的阻抗值或者等效阻抗值的第一阻值调节模块，第二开关模块包括具有可调节的阻抗值或者等效阻抗值的第二阻值调节模块。本发明能够在对比较器进行失配校准的同时，不对比较器的速度和功耗产生负面影响。

公开(公告)号：CN116545421A

公开(公告)日：2023-08-04

申请号：CN202310806968.2

申请日：2023-07-04

Applicant: 芯动微电子科技(珠海)有限公司

Inventor： 高专

IPC: H03K5/24 ,  H03K3/0233

Abstract: 本发明公开了一种具有失配校准功能的动态锁存比较器，包括输入模块、锁存模块、第一开关模块、第二开关模块、第三开关模块和第四开关模块；输入模块用于根据第一输入电压Vin1和第二输入电压Vin2，产生第一比较结果；锁存模块用于将第一比较结果放大，产生第二比较结果，并将第二比较结果锁存和输出；第一开关模块、第二开关模块和第三开关模块用于对锁存模块进行状态重置，第四开关模块用于使能输入模块；第一开关模块包括具有可调节的阻抗值或者等效阻抗值的第一阻值调节模块，第二开关模块包括具有可调节的阻抗值或者等效阻抗值的第二阻值调节模块。本发明能够在对比较器进行失配校准的同时，不对比较器的速度和功耗产生负面影响。

公开(公告)号：CN115917944A

公开(公告)日：2023-04-04

申请号：CN202180040374.4

申请日：2021-04-30

Applicant: 思睿逻辑国际半导体有限公司

Inventor： M·布莱斯

IPC: H02M1/00 ,  G01R19/165 ,  H02M3/155 ,  H02M3/157 ,  H02M3/158 ,  H03K3/0233 ,  H03K5/24

Abstract: 一种用于控制穿过功率转换器的电感器的电流的控制电路，所述控制电路包括：比较电路，所述比较电路被配置为将指示在所述功率转换器的充电阶段期间穿过所述电感器的电流的测量信号与指示在所述充电阶段穿过所述电感器的目标平均电流的信号进行比较，并基于所述比较输出比较信号；检测电路，所述检测电路被配置为基于所述比较信号检测交叉时间，所述交叉时间指示在所述充电阶段期间穿过所述电感器的所述电流等于所述充电阶段的所述目标平均电流的时间；以及电流控制电路，所述电流控制电路被配置为基于所述交叉时间控制在随后的充电阶段期间穿过所述电感器的电流。

公开(公告)号：CN108449071B

公开(公告)日：2022-03-08

申请号：CN201810263185.3

申请日：2018-03-28

Applicant: 上海华虹宏力半导体制造有限公司

Inventor： 蒋建伟

IPC: H03K3/0233 ,  H03K19/003

Abstract: 本发明公开了一种抗两位节点翻转的锁存器，包括：存储单元，输出端穆勒单元；存储单元由3个第一穆勒单元和3个第二穆勒单元连接而成的互锁结构组成并具有六个存储节点；第一穆勒单元包括：2个串联PMOS管和2个串联的NMOS管；第二穆勒单元包括：串联的1个PMOS管和1个NMOS管；输出端穆勒单元包括：3个串联PMOS管和3个串联的NMOS管。第一和第二穆勒单元交替排列，输出端穆勒单元的3个输入端和3个第一穆勒单元的输出端对应的存储节点连接，输出端穆勒单元的输出端和数据输出信号节点连接。本发明能实现对两位节点的单粒子干扰实现很好的抵抗，使锁存器的输出稳定性提高。