公开(公告)号：KR1019990075000A

公开(公告)日：1999-10-05

申请号：KR1019980008943

申请日：1998-03-17

Applicant: 삼성전자주식회사

Inventor： 박재진 ,  강근순

IPC: G02F2/00

Abstract: 본 발명에 따른 광전 변환 회로는 클램프 회로, 이득 조절 회로, 아날로그-디지털 변환기, 마이크로 컨트롤러, 제 1 디지털-아날로그 변환기 그리고 제 2 디지털-아날로그 변환기를 제공한다. 상기 마이크로 컨트롤러는 내부 회로를 제어하기 위한 제 2 디지털 신호와 상기 클램프 레벨을 결정하기 위한 제 3 디지털 신호 및 입력 오프셋 전압을 보상하기 위한 제 4 디지털 신호를 출력한다. 상기 제 1 디지털-아날로그 변환기는 공급되는 상기 제 2 디지털 신호를 아날로그 신호로 변환하여 상기 클램프 회로에 공급한다. 상기 제 2 디지털-아날로그 변환기는 공급되는 상기 제 4 디지털 신호를 아날로그 신호로 변환하여 상기 이득 조절 회로로 공급한다.

公开(公告)号：KR1019980021745A

公开(公告)日：1998-06-25

申请号：KR1019960040692

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  송민규

IPC: G11C7/00

Abstract: 본 발명은 출력 버퍼에 관한 것으로서, 특히 CMOS 디지털 회로 또는 아날로그와 디지털 신호가 함께 사용되는 회로에 사용되는 낮은 스위칭 노이즈를 갖는 CMOS 출력 버퍼에 관한 것이다.
본 발명에 따른 낮은 스위칭 노이즈를 갖는 출력 버퍼는, VDD 전원과 VSS 사이에 PMOS 트랜지스터와 NMOS 트랜지스터가 직렬연결된 복수의 제1 내지 제N버퍼단이 병렬로 접속되며, 상기 제1버퍼단중에서 PMOS 게이트와 제2버퍼단의 PMOS 게이트 사이에는 지연소자가 접속되고, 상기 제2버퍼단중에서 NMOS 게이트와 다른 버퍼단의 NMOS 게이트 사이에는 지연소자가 접속되며, 상기 제1 내지 제2버퍼단의 PMOS 드레인과 NMOS 소스 접점부와 나머지 버퍼들의 PMOS 드레인과 NMOS 소스 접점부들을 공통으로 접속하여 출력단자로 구성함이 바람직하다.
상술한 바와 같이 본 발명에 스위칭 노이즈 출력 버퍼는 병렬로 접속된 버퍼사이에 지연소자를 접속하여 입력신호가 지연시간을 갖고 각 드라이버 버퍼에 인가됨으로써, 급격한 레벨변화에 따른 스위칭 노이즈를 억제하는 기능을 제공한다.

公开(公告)号：KR1019980021251A

公开(公告)日：1998-06-25

申请号：KR1019960040038

申请日：1996-09-14

Applicant: 삼성전자주식회사

Inventor： 박재진 ,  강근순

IPC: H03G1/00

Abstract: 정확한 오프셋 전압을 제거할 수 있는 오프셋 전압 제거회로를 공개한다. 그 회로는 오프셋 전압을 제거하고자 하는 연산증폭기와 동일한 오프셋 전압을 가지는 연산증폭기; 상기 연산 증폭기의 네거티브 입력단자에 연결되는 제1저항; 및 상기 연산증폭기의 출력단자와 네거티브 입력단자에 연결되는 제2저항을 포함하며,
후단에 연결되는 연산증폭기의 네거티브 입력단자에 연결되는 저항과 상기 제1저항의 저항비를 조절함에 의해 오프셋 전압을 제거하는 것을 특징으로 한다.

公开(公告)号：KR100284024B1

公开(公告)日：2001-03-02

申请号：KR1019970035816

申请日：1997-07-29

Applicant: 삼성전자주식회사

Inventor： 장동영 ,  이유미 ,  이승훈 ,  강근순 ,  최희철

IPC: G11C7/06

Abstract: 여기에 개시되는 연산 증폭기 회로에 있어서, 캐스코드 전류 미러는 차동 입력부에 그리고 차동 출력과 제1기준 전위 사이에 전기적으로 연결된다. 캐스코드 전류원은 상기 차동 입력부에 그리고 상기 차동 출력 및 제2기준 전위 사이에 전기적으로 연결된다. 바이어스 회로는 상기 차동 입력부, 상기 캐스코드 전류 미러 및 상기 캐스코드전류원에 연결되며, 제어 신호의 제1천이에 응답하여 상기 캐스코드 전류원 및 상기 차동 입력부를 순차적으로 활성화시킨다.

公开(公告)号：KR100252647B1

公开(公告)日：2000-04-15

申请号：KR1019970025197

申请日：1997-06-17

Applicant: 삼성전자주식회사

Inventor： 최희철 ,  강근순

IPC: H03M1/12

CPC classification number: H01L27/0805

Abstract: PURPOSE: An analog/digital converter having a switch/capacitor array is provided to minimize parasite capacitance of the upper plated of capacitors, to reduce the area occupied by capacitors and time required for fabricating the capacitors and to simplify a method for arranging the capacitors. CONSTITUTION: A switch-capacitor array contained in an analog/digital converter includes a plurality of switches arranged along the first column, a plurality of capacitors arranged along the second column parallel with the first column, and a plurality of metal lines connecting the switches and capacitors respectively. The capacitors are arranged in the same direction. The array further has two dummy capacitors placed at both sides of the array.

Abstract translation: 目的：提供具有开关/电容器阵列的模/数转换器，以最小化电容器上电镀的寄生电容，以减少电容器占用的面积和制造电容器所需的时间，并简化电容器布置方法。 构成：包含在模拟/数字转换器中的开关电容器阵列包括沿着第一列布置的多个开关，沿着第二列平行于第一列布置的多个电容器，以及多个金属线，其将开关和 电容器。 电容器沿相同方向排列。 该阵列还具有放置在阵列两侧的两个虚拟电容器。

公开(公告)号：KR100175054B1

公开(公告)日：1999-04-01

申请号：KR1019960016260

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 송민규 ,  강근순

IPC: H03K21/00

Abstract: 본 발명은 고속 동작을 하면서도 저전력 소비가 가능한 에너지절약형 패스 트랜지스터 로직을 이용한 직렬카운터용 셀 및 직렬카운터에 관한 것으로서, 본 발명은 에너지절약형 패스 트랜지스터 로직을 이용한 레벨복구블럭으로 되어 있는 출력부와, 에너지절약형 패스 트랜지스터 로직을 이용한 레벨복구블럭으로 되어 있는 출력유지부와, 리세트펄스를 입력하여 상기 출력부와 상기 출력유지부를 리세트시키기 위한 리세트부와, 클럭펄스에 따라 입력되는 신호의 상기 출력부로의 공급을 단속제어하고, 반전클럭펄스에 따라 상기 출력부에서 출력되는 신호의 상기 출력유지부로의 공급을 단속제어하기 위한 신호단속제어부와, 상기 출력유지부의 비반전, 반전출력을 입력되는 제1제어신호 및 제1반전제어신호에 따라 상기 신호단속제어부에 인가하 기 위한 궤환제어부 및 상기 출력유지부의 비반전출력과 상기 제1제어신호, 상기 출력유지부의 반전출력과 상기 제1반전제어신호를 입력하여 각각 제2제어신호와 제2반전제어신호를 출력하기 위한 제어신호 출력부를 포함하여 고속동작이 가능하면서도 저전력을 소비하는 이점이 있다.

公开(公告)号：KR1019980048257A

公开(公告)日：1998-09-15

申请号：KR1019960066819

申请日：1996-12-17

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  김흥동 ,  문경태

IPC: G06F1/26

Abstract: 본 발명은 기하평균 발생회로에 관한 것으로서, 더 구체적으로는 외부로부터 인가되는 소정 전압에 대응되는 기하평균 전류( )를 얻기 위한 기하평균 발생회로에 관한 것으로서, 본 발명에 의하면, 원하는 출력신호를 얻기 위한 동작 속도를 향상시킬 뿐만아니라 회로 자체에 의해 점유되는 단면적을 감소시키기 위한 기하평균 발생회로에 관한 것으로써, 본 발명에 따른 기하평균 발생회로는 구동전압을 얻기위한 샘플링 과정없이 연속적으로 동작하기 때문에 샘플링 과정시 발생하였던 에러 전압이 발생하지 않는다. 그리고, 샘플링 과정이 없기 때문에 에러 전압을 줄이기 위해 제 1 및 제 2 전류미러들의 제 1 및 제 3 NMOS 트랜지스터들의 사이즈를 크게 할 필요가 없을 뿐만아니라, 샘플링시 필요한 스위치들 대신 단순한 저항(R)을 이용하여 정확한 구동전압을 얻을 수 있다. 따라서, 원하는 기하평균전류를 얻기위한 동작 속도가 향상될 뿐만아니라, 회로 자체의 면적이 감소한다. 아울러, 정확한 출력전류

公开(公告)号：KR100142473B1

公开(公告)日：1998-08-17

申请号：KR1019950014242

申请日：1995-05-31

Applicant: 삼성전자주식회사

Inventor： 강근순

IPC: H03F3/00

Abstract: 본 발명은 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것으로, 독립된 두 단의 연산 증폭기와, 전압 증폭기의 이득을 조정할 수 있도록 설계된 캐패시터와, 선택된 이득과 무관하게 페루프의 단위 이득 대역폭을 일정하게 유지할 수 있도록 설계된 보상 캐패시터와, 다수의 스위치 회로로 구성되었으며, 선택된 이득과는 무관한 일정한 페루프 단위 이득 대역폭을 갖고, 두 개의 증폭단으로 구성한 캐스캐이드(Cascade) 구성을 통하여 넓은 대역폭을 갖는 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것이다.

公开(公告)号：KR1019980021738A

公开(公告)日：1998-06-25

申请号：KR1019960040685

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  조율호 ,  송민규 ,  김성원

IPC: G06F7/52

Abstract: 본 발명은 54 1* 54 곱셈기에 관한 것으로서, 더 상세하게는 9-2 압축기와 6-2 압축기를 적절하게 조합함으로써 곱셈기에서의 데이터 처리지연시간을 감소시킨 54 1* 54 곱셈기에 관한 것이다. 이를 위한 본 발명은, 54 비트의 승수와 54 비트의 피승수를 곱셈하여 소정의 결과를 획득하는 54 1* 54 곱셈기에 있어서, 부스(booth) 알고리즘을 통해 얻은 27개의 부분적에서 9비트의 데이터를 입력받아 합(sum) 비트와 캐리 비트의 2비트로 데이터를 압축하는 9-2 압축수단과, 6비트의 데이터를 입력받아 합 비트와 캐리 비트의 2비트로 데이터를 압축하는 6-2 압축수단을 포함하여 된 것을 특징한다. 이로써, 본 발명에 따른 54 1* 54 곱셈기는, 12개의 XOR 회로가 요구되는 종래의 4-2 압축기를 이용하는 대신에 9-2 압축기와 6-2 압축기를 적절하게 조합함으로써 종래보다 최소한 2개의 XOR 회로 지연시간을 감축시킬 수 있는 이점을 제공한다.

公开(公告)号：KR1020000074616A

公开(公告)日：2000-12-15

申请号：KR1019990018666

申请日：1999-05-24

Applicant: 삼성전자주식회사

Inventor： 이진국 ,  장동영 ,  차유진 ,  강근순 ,  이승훈

IPC: H03G3/20

CPC classification number: H03G1/0094 ,  G06G7/06 ,  G06J1/00

Abstract: PURPOSE: A gain controller using a switched capacitor method is provided whose operation speed is improved to automatically control a gain of an input signal at a high operational speed and power consumption is decreased to settle the gain to a desired value. CONSTITUTION: A gain controller using a switched capacitor method includes an operational amplifier(30) outputting a result obtained by controlling the gain of an analog input signal, input capacitors(C1-Cn, CN+1-C2N) connected to the input of the operational amplifier in parallel, a feedback capacitors(CF3,CF4) connected to the input and output of the operational amplifier, and switches(40,42,44,46,50,52,56,32,34,36) connecting at least one input capacitor to the input signal or a reference voltage, corresponding to a digital gain control signal applied from the outside. The gain is expressed by a ratio of an input capacitance that is the sum of the capacitances of the capacitors connected to the input voltage to the capacitance of the feedback capacitor.

Abstract translation: 目的：提供一种使用开关电容法的增益控制器，其运行速度得到改善，可以在高运行速度下自动控制输入信号的增益，并降低功耗以将增益调整到所需值。 构成：使用开关电容器方法的增益控制器包括输出通过控制模拟输入信号的增益获得的结果的运算放大器（30），连接到模拟输入信号的输入的输入电容器（C1-Cn，CN + 1-C2N） 并联的运算放大器，连接到运算放大器的输入和输出的反馈电容器（CF3，CF4）以及至少连接的开关（40,42,44,46,50,52,56,32,34,36） 输入信号的一个输入电容或与从外部施加的数字增益控制信号相对应的参考电压。 增益由输入电容的比值表示，输入电容是连接到输入电压的电容器的电容与反馈电容器的电容之和的总和。