公开(公告)号：KR102061836B1

公开(公告)日：2020-01-02

申请号：KR1020180005836

申请日：2018-01-17

Applicant: 연세대학교 산학협력단

Inventor： 송홍엽 ,  송민규

IPC: H04J13/12 ,  H04J13/00 ,  H04B1/707

公开(公告)号：KR1020140091643A

公开(公告)日：2014-07-22

申请号：KR1020130028888

申请日：2013-03-19

Applicant: 연세대학교 산학협력단

Inventor： 송홍엽 ,  송민규 ,  박진수

IPC: H03M13/11

CPC classification number: H03M13/1102 ,  H04L1/0042 ,  H04L1/0043

Abstract: The present invention relates to optimizing a low density parity check (LDPC) code. A method for designing degree distribution of a low density parity check code according to the present invention comprises: an input step of receiving a parameter value including a code rate of the low density parity check (LDPC) code, a check node or a maximum degree of a variable node; a first calculation step of calculating the degree distribution of the check node and the variable node reducing a channel threshold value according to the received code rate; and a second calculation step of calculating the degree distribution to increase the code rate by using the calculated threshold and at least one degree distribution. The method for designing the degree distribution of the low density parity check code according to the present invention may obtain the degree distribution optimized for some system parameters (a maximum variable, a degree of the check node), and have practically available performance time from several minutes to dozens of minutes according to setup of a detection area.

Abstract translation: 本发明涉及优化低密度奇偶校验（LDPC）码。 根据本发明的用于设计低密度奇偶校验码的度数分布的方法包括：输入步骤，接收包括低密度奇偶校验（LDPC）码，校验节点或最大度的码率的参数值 的变量节点; 第一计算步骤，根据接收到的码率计算校验节点和可变节点的度分布，减少信道阈值; 以及第二计算步骤，通过使用所计算的阈值和至少一个度分布来计算度分布以增加码率。 根据本发明的用于设计低密度奇偶校验码的度数分布的方法可以获得针对一些系统参数（最大变量，校验节点的程度）优化的度分布，并且具有从几个实际可用的性能时间 根据检测区域的设置，几分钟到几十分钟。

公开(公告)号：KR101459534B1

公开(公告)日：2014-11-10

申请号：KR1020130028888

申请日：2013-03-19

Applicant: 연세대학교 산학협력단

Inventor： 송홍엽 ,  송민규 ,  박진수

IPC: H03M13/11

Abstract: 본 발명은 저밀도 패리티 검사(Low Density Parity Check, LDPC) 부호의 최적화에 관한 것으로 본 발명에 따른 저밀도 패리티 검사 부호의 차수 분포 설계 방법은 저밀도 패리티 검사 부호(LDPC)의 부호율 및 체크 노드 또는 변수 노드의 최대
차수를 포함하는 파라미터 값을 입력 받는 입력 단계; 상기 입력 받은 부호율에 따라 채널 임계값을 감소시키는 체크 노드 및 변수 노드의 차수 분포를 산출하는 제1 산출 단계; 및 상기 산출된 임계값 및 적어도 하나의 차수 분포를 이용하여 상기 부호율을 증가 시키는 차수 분포를 산출하는 제2 산출 단계를 포함한다. 본 발명에 따른 저밀도 패리티 검사 부호의 차수 분포 설계 방법은 어떤 시스템 파라미터(최대 변수, 체크 노드 차수)에 대하여 최적화된 차수 분포를 얻을 수 있다. 또한 수행시간은 탐색 영역 설정에 따라 수분에서 수십분 내로 실제 사용 가능한 수행시간을 갖는다.

公开(公告)号：KR1020090116942A

公开(公告)日：2009-11-12

申请号：KR1020080042774

申请日：2008-05-08

Applicant: 연세대학교 산학협력단 ,  동국대학교 산학협력단

Inventor： 김재석 ,  송민규 ,  정민호 ,  문준호 ,  이두복

IPC: H03M1/12

CPC classification number: H03M1/368 ,  H03M1/002 ,  H03M1/121 ,  H03M2201/2208 ,  H03M2201/62 ,  H03M2201/93

Abstract: PURPOSE: A folding-interpolating analog to a digital converter using a less track-and-hold circuit is provided to reduce a circuit area and power consumption by connecting a track-and-hold circuit at the end of a folding block stage. CONSTITUTION: In a folding-interpolating analog to a digital converter using a less track-and-hold circuit, a preamplifier stage(210) amplifies an analog signal by using a plurality of reference voltages and produces a plurality of input signals. A folding block stage(230) folds the input signals according to a predetermined folding rate. The folding block stage produces a plurality of folding signals. The track-and-hold stage(250) is arranged at the backend of the folding block stage by receiving the outputs of the folding block stage. The track-and-hold stage track and holds the folding signals.

Abstract translation: 目的：提供使用较少轨道和保持电路的数字转换器的折叠内插模拟，以通过在折叠块级结束时连接跟踪和保持电路来减少电路面积和功耗。 构成：在使用较少轨道和保持电路的数字转换器的折叠内插模拟中，前置放大器级（210）通过使用多个参考电压来放大模拟信号并产生多个输入信号。 折叠台阶（230）根据预定的折叠速率折叠输入信号。 折叠台阶产生多个折叠信号。 跟踪保持阶段（250）通过接收折叠块阶段的输出而被布置在折叠块阶段的后端。 跟踪和保持阶段跟踪并保存折叠信号。