公开(公告)号：CN105811923A

公开(公告)日：2016-07-27

申请号：CN201610112422.7

申请日：2016-02-29

Applicant: 中国电子科技集团公司第五十八研究所

Inventor： 魏敬和 ,  朱晓宇 ,  戴强

IPC: H03K3/017 ,  H03M1/54

CPC classification number: H03K3/017 ,  H03M1/54 ,  H03M2201/62

Abstract: 本发明涉及一种时钟占空比调整电路。时钟占空比调整电路包括脉冲生成器、RS触发器、占空比检测器、调整电路以及D触发器。脉冲生成器、RS触发器和调整电路依次连接，脉冲生成器与RS触发器的S输入端相连，RS触发器的输出端分别与D触发器、占空比检测器以及调整电路的输入端相连，D触发器的反相输出端与占空比检测器的输入端相连，占空比检测器的输出端与调整电路的输入端相连，调整电路的输出端与RS触发器的R输入端相连，输入时钟信号分别接入脉冲生成器和D触发器。本发明采用RS触发器合成时钟边沿，时钟占空比检测器和调整电路路径与输出路径分离，信号输出路径极简，具有低抖动特性；采用积分器负反馈连续时间调整，可以获得高精度。

公开(公告)号：CN107846221A

公开(公告)日：2018-03-27

申请号：CN201711064907.4

申请日：2017-11-02

Applicant: 深圳市太铭科技有限公司

Inventor： 洪治

IPC: H03M1/06 ,  H03M1/66

CPC classification number: H03M1/0626 ,  H03M1/66 ,  H03M2201/62

Abstract: 本发明公开了一种结合PWM思想提高DAC精度的方法，通过将常用的较低精度DAC通过精细划分时间片的方式，每个时间片输出不同的DAC值，相当于模拟PWM，然后经过硬件滤波，可以得到稳定的高精度DAC输出。此方法可以在不显著增加成本、不增加功耗、不降低压控范围的情况下极大提高DAC精度，同时可以将12位DAC提高到20位，这样±1ppm压控范围的OCXO分辨率即为2E-12左右，可以满足高精度授时守时系统要求，为高精度授时守时系统提供保障，另外，在自动仪器测量、校准设备、激光微调器和医学电子等应用领域也时常要求16位以上精度，此方法均可作为参考。

公开(公告)号：CN105763193A

公开(公告)日：2016-07-13

申请号：CN201610085419.0

申请日：2016-02-14

Applicant: 中国电子科技集团公司第二十四研究所

Inventor： 张勇 ,  李婷 ,  黄正波 ,  胡刚毅 ,  王健安

IPC: H03M1/12 ,  H03M1/06

CPC classification number: H03M1/124 ,  H03M1/069 ,  H03M2201/62

Abstract: 本发明提供一种高速高精度无采保流水线型模数转换器用时钟电路，包括第一和第二占空比稳定电路以及第一至第N输出时钟缓冲器，第一占空比稳定电路产生一个可调节的小于50％占空比的时钟用于第一级流水线时序控制，第二占空比稳定电路产生一个50％占空比的时钟用于第二级至第N级流水线时序控制，第一输出时钟缓冲器对第一占空比稳定电路输出的时钟进行延迟修调，实现第一级流水线与后级流水线时序对齐，第二至第N输出时钟缓冲器对第二占空比稳定电路输出的时钟进行驱动。本发明采用两个占空比稳定电路串联，小于50％占空比时钟使得第一级流水线的时序分配最优化，减小运放设计难度，50％占空比时钟可以使得第二至第N级时序最优化，增大单元电路复用度。

公开(公告)号：KR1020150052678A

公开(公告)日：2015-05-14

申请号：KR1020130134384

申请日：2013-11-06

Applicant: 한국과학기술원

Inventor： 류승탁 ,  민기정 ,  김종인

IPC: H03M1/12

CPC classification number: H03M1/0624 ,  H03M1/1009 ,  H03M1/122 ,  H03M1/141 ,  H03M2201/62 ,  H03M2201/6309 ,  H03M2201/718

Abstract: 기설정기울기의램프신호를생성하는램프신호생성부; 복수개의제 1 래치를구비하고, 각제 1 래치는상기아날로그신호에대응되는아날로그입력전압및 각기준전압을입력받고제 1 클록에따라두 전압차이를증폭하여제 1 차동 (+)출력과제 1 차동 (-)출력을출력하는제 1 래치단; 복수개의제 2 래치를구비하고, 하나의제 1 래치의차동출력을각각 (+),(-)입력단으로입력받는제 2 래치및 어느하나의제 1 래치의제 1 차동 (-)출력과상기제 1 래치의기준전압과인접한낮은기준전압을수신하는인접제 1 래치의제 1 차동 (+)출력을각각 (+),(-)단자로입력받는제 2 래치를포함하는제 2 래치단; 입력받은상기램프신호를기준으로복수개의제 2 차동출력신호를동일한길이의복수개구간으로나누고기설정주파수의클록신호를생성하여각 제 2 차동출력이변하는시점사이의간격이일정한지여부를확인하는클록신호확인부; 및상기클록신호확인부에서클록개수확인값을수신하고상기제 1 클록에대비하여상기제 2 클록의지연시간값을반복조절해서상기제 2 클록을생성하는제 2 클록위상변화부를포함하는아날로그디지털변환기를제공한다.

Abstract translation: 提供了一种模数转换器，包括：斜坡信号产生单元，其产生具有预设等级的斜坡信号; 具有多个第一锁存器的第一锁存端，每个第一锁存器接收对应于模拟信号和每个参考电压的模拟输入电压，并且根据第一时钟放大两个电压之间的差以产生第一差分（+ ）输出和第一差分（ - ）输出; 第二锁存端具有多个第二锁存器，并且包括通过（+）和（ - ）输入端中的每一个接收一个第一锁存器的差分输出的第二锁存器，以及接收一个第一锁存器的第一锁存器的第一差分输出 通过（+）和（ - ）端分别接收相邻第一锁存器的第一差分（+）输出，其接收与第一锁存器的参考电压相邻的低参考电压; 时钟信号确认单元，根据输入的斜坡信号将多个第二差分输出信号分成多个具有相同长度的部分，产生具有预设频率的时钟信号，以检查每个第二差分输出端之间的时间点之间的间隙 改变是正常的 以及第二时钟相位改变单元，其从所述时钟信号检查单元接收时钟计数检查值，并通过相对于所述第一时钟重复地调整所述第二时钟的时间延迟值来产生所述第二时钟。

公开(公告)号：KR1020140000365A

公开(公告)日：2014-01-03

申请号：KR1020120067091

申请日：2012-06-22

Applicant: 한국과학기술원

Inventor： 류승탁 ,  오길근

IPC: H03M1/12

CPC classification number: H03M1/361 ,  H03M1/002 ,  H03M1/127 ,  H03M1/129 ,  H03M1/14 ,  H03M2201/2216 ,  H03M2201/62 ,  H03M2201/76

Abstract: The present invention relates to a pipeline analog to digital converter (ADC) comprising: an ADC module including N (N is natural number) sub modules discriminating analog input signals according to signal size intervals and performing digital conversion, and making some of the sub modules amplify a residual voltage to a range larger than an amplitude range of the analog input signals and transfer the amplified voltage to the next sub module; a clock signal generator for providing clock signals for the digital conversion to the N ADC modules; and a digital correction circuit for receiving the digital signal from the N ADC modules, correcting the received digital signal, and outputting the digital signal with M (M is natural number) bits.

Abstract translation: 本发明涉及一种流水线模数转换器（ADC），包括：包括N（N为自然数）子模块的ADC模块，根据信号尺寸间隔区分模拟输入信号并执行数字转换，并使一些子模块 将残余电压放大到大于模拟输入信号的幅度范围的范围，并将放大的电压传送到下一个子模块; 时钟信号发生器，用于向N个ADC模块提供数字转换的时钟信号; 以及数字校正电路，用于从N个ADC模块接收数字信号，校正接收到的数字信号，并以M（M为自然数）位输出数字信号。

公开(公告)号：KR1020130052916A

公开(公告)日：2013-05-23

申请号：KR1020110118255

申请日：2011-11-14

Applicant: 주식회사 실리콘웍스

Inventor： 김지훈 ,  손영준 ,  나준호 ,  배정열

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M2201/61 ,  H03M2201/62 ,  H03M2201/8152 ,  H03M2201/932

Abstract: PURPOSE: A digital analog converter which applies an electric charge subtraction method is provided to minimize errors of capacitors and relatively reduce a size of a decoder. CONSTITUTION: A control signal generating device(340) generates a switch control signal in response to digital data of N bits. A resistance string(310) comprises a first resistor array, a second resistor array, and a third resistor array which respectively divide multiple resistances which are connected between a reference voltage and a grounding voltage in series. A switch block(320) outputs a selection voltage by switching a part of voltage which is applied to any node of multiple serial resistances respectively included in the first resistor array, the second resistor array, and the third resistor array in response to the switch control signal. A conversion voltage generating block(330) generates a conversion voltage in response to a negative phase clock signal which is opposite to a positive phase clock signal.

Abstract translation: 目的：提供一种应用电荷减法的数字模拟转换器，以最小化电容器的误差并相对减小解码器的尺寸。 构成：响应于N位的数字数据，控制信号产生装置（340）产生开关控制信号。 电阻串（310）包括分别分别连接在参考电压和接地电压之间的多个电阻的第一电阻器阵列，第二电阻器阵列和第三电阻器阵列。 开关块（320）响应于开关控制切换施加到分别包括在第一电阻器阵列，第二电阻器阵列和第三电阻器阵列中的多个串联电阻的任何节点的电压的一部分来输出选择电压 信号。 转换电压产生块（330）响应于与正相位时钟信号相反的负相位时钟信号产生转换电压。

公开(公告)号：KR101143247B1

公开(公告)日：2012-07-11

申请号：KR20100138361

申请日：2010-12-30

Applicant: CHEONGJU UNIVERSITY INDUSTRY & ACADEMY COOPERA TION FOUNDATION

Inventor： CHA HYEONG WOO

IPC: H03M1/12

CPC classification number: H03M1/56 ,  H03M1/002 ,  H03M1/068 ,  H03M2201/192 ,  H03M2201/2355 ,  H03M2201/32 ,  H03M2201/62

Abstract: PURPOSE: A double slope integrating ADC(Analog To Digital Converter) is provided to minimize a chip area by forming a switch control logic circuit part with a MCU(Micro Control Unit) and a single chip by using a standard CMOS(Complementary Metal Oxide Semiconductor) process. CONSTITUTION: An LOTA(Linear Operational Transconductance Amplifier) outputs a current by being applied with an analog input voltage and a reference voltage. First resistance applies the analog input voltage to an (+) input terminal in the LOTA. A first switch applies the analog input voltage to the first resistance according to a control signal. Second resistance applies the reference voltage to a (-) input terminal in the LOTA. The second switch applies the reference voltage to the second resistance according to the control signal. A capacitor outputs a voltage by charging an output current in the LOTA. A third switch initializes the output current in the LOTA and the voltage charged in the capacitor. A comparator outputs two constant voltages. A switch control logic circuit outputs the control signal controlling the operation of first, second, and third switches.

Abstract translation: 目的：提供集成ADC（模数转换器）的双斜率，通过使用标准CMOS（互补金属氧化物半导体）（MCU）与MCU（微控制单元）和单芯片形成开关控制逻辑电路部件来最小化芯片面积 ）过程。 构成：LOTA（线性运算跨导放大器）通过施加模拟输入电压和参考电压来输出电流。 第一个电阻将模拟输入电压施加到LOTA中的（+）输入端。 第一开关根据控制信号将模拟输入电压施加到第一电阻。 第二个电阻将参考电压施加到LOTA中的（ - ）输入端。 第二开关根据控制信号将参考电压施加到第二电阻。 电容器通过对LOTA中的输出电流充电来输出电压。 第三个开关初始化LOTA中的输出电流和电容中充电的电压。 比较器输出两个恒定电压。 开关控制逻辑电路输出控制第一，第二和第三开关的操作的控制信号。

公开(公告)号：KR20120021021A

公开(公告)日：2012-03-08

申请号：KR20100085037

申请日：2010-08-31

Applicant: UNIV SOGANG IND UNIV COOP FOUN

Inventor： LEE YONG MIN ,  LEE KYE SHIN

IPC: H03M1/66

CPC classification number: H03M1/1023 ,  H03M1/66 ,  H03M2201/62 ,  H03M2201/63 ,  H03M2201/8152

Abstract: PURPOSE: A digital to analog converter for revising mismatch between capacitors is provided to reduce error possibility in a display output by revising errors due to mismatch between capacitors. CONSTITUTION: A DAC(Digital To Analog Converter) is composed of three capacitors(C1,C2,C3) with the same capacity as one operational amplifier(10) and switches(S1-S9). The operational amplifier includes a first input terminal, a second input terminal, and an output terminal. The second input terminal is connected to a ground terminal. A second capacitor and a third capacitor are used to revise mismatch between capacitors. The first capacitor, the second capacitor, the third capacitor, and the operational amplifier are differently connected for sampling and mismatch correction according to a turn on and off operation of the switch.

Abstract translation: 目的：提供用于修改电容器之间不匹配的数模转换器，通过修改由于电容器之间的不匹配造成的误差，可以减少显示输出中的错误可能性。 构成：DAC（数模转换器）由三个电容（C1，C2，C3）组成，与一个运算放大器（10）和开关（S1-S9）的容量相同。 运算放大器包括第一输入端，第二输入端和输出端。 第二输入端子连接到接地端子。 使用第二电容器和第三电容器来修正电容器之间的失配。 根据开关的接通和断开操作，第一电容器，第二电容器，第三电容器和运算放大器被不同地连接用于采样和不匹配校正。

公开(公告)号：KR1020110108564A

公开(公告)日：2011-10-06

申请号：KR1020100027826

申请日：2010-03-29

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  권이기 ,  김차동

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M7/165 ,  H03M2201/62 ,  H03M2201/64 ,  H03M2201/932

Abstract: 본 발명은 전류구동방식의 DAC에 관한 것으로서, MSB에 대응하는 제 1 CCA, ISB에 대응하는 제 2 CCA, LSB에 대응하는 제 3 CCA, 및 제 1 CCA, 제 2 CCA, 그리고 제 3 CCA 각각에 상호 독립적인 기준 전류를 공급하는 CSA를 포함하고, MSB와 ISB는 온도계 코드, LSB는 이진 가중치 코드로 구성하는 것을 특징으로 하며, 전류 셀의 크기를 줄임으로써, 전체 칩 면적을 줄일 수 있으며, 기생 커패시터 성분에 의한 고속 동작에서의 성능저하를 막을 수 있다.

公开(公告)号：KR1020110077348A

公开(公告)日：2011-07-07

申请号：KR1020090133898

申请日：2009-12-30

Applicant: 충북대학교 산학협력단

Inventor： 양병도

IPC: H03M1/66

CPC classification number: H03M1/66 ,  H03M1/002 ,  H03M2201/16 ,  H03M2201/62 ,  H03M2201/932

Abstract: PURPOSE: A digital to analog converter is provided to reduce a circuit space and improve an operation speed by reducing the number of resistance, switches, and decoders. CONSTITUTION: A first resistance string(222) generates an analog signal corresponding to the input of a MSB(Most Significant Bit). A second resistance string(232) generates an analog signal corresponding to the input of a LSB(Least Significant Bit). A reference current generating unit applies a bias current to the first and the second resistance string. An output buffer(240) outputs an analog signal corresponding to the voltage generated in the first and the second resistance string.

Abstract translation: 目的：提供数模转换器，通过减少电阻，开关和解码器的数量来减少电路空间并提高运行速度。 构成：第一电阻串（222）产生对应于MSB（最高有效位）的输入的模拟信号。 第二电阻串（232）产生对应于LSB（最低有效位）的输入的模拟信号。 参考电流产生单元向第一和第二电阻串施加偏置电流。 输出缓冲器（240）输出对应于在第一和第二电阻串中产生的电压的模拟信号。