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公开(公告)号：KR1020170092779A
公开(公告)日：2017-08-14
申请号：KR1020160013871
申请日：2016-02-04
Applicant: 한국전자통신연구원
CPC classification number: G06F9/44505 , G06F9/5072 , G06F11/16 , G06F15/7867 , G06F15/80
Abstract: 본발명의일 실시예에따른가속시스템은, 컨피겨레이션메모리및 상기컨피겨레이션메모리로부터작업들을입력받고, 수신된작업들을수행하며, 수행된결과들을출력하는프로세싱엘리멘트유니트들을포함하고, 각각의프로세싱엘리멘트유니트는, 그각각이상기작업들중 하나를입력받고, n개의결과들을생성하는 n(n은 3 이상의양의정수)개의프로세싱엘리멘트들및 다수결방식을사용하여상기생성된 n개의결과들중 하나를선택하여선택된결과를생성하는선택모듈을포함할수 있다.
Abstract translation: 根据本发明实施例的加速系统包括：配置元件单元，用于从配置存储器和配置存储器接收操作，执行接收到的操作并输出操作的结果; 处理元件单元接收其相应移相器操作之一的输入，接收用于生成n个输出的n（n是3或更大的正整数）个处理元件，以及 还有一个选择模块用于选择一个来生成选定的结果。
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公开(公告)号：KR101182423B1
公开(公告)日：2012-09-12
申请号：KR1020080128624
申请日：2008-12-17
Applicant: 한국전자통신연구원
CPC classification number: H03K19/17784 , H03K19/17728 , H03K19/17792
Abstract: 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 전원에 연결된 풀업용 액세스 트랜지스터를 포함한다. 풀업용 트랜지스터에는 업 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에는 출력 단자가 위치한다. 다운 상변화 메모리 소자에는 풀다운용 액세스 트랜지스터가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 개별적으로 프로그래밍할 수 있다.
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公开(公告)号：KR1020100070034A
公开(公告)日：2010-06-25
申请号：KR1020080128624
申请日：2008-12-17
Applicant: 한국전자통신연구원
CPC classification number: H03K19/17784 , H03K19/17728 , H03K19/17792
Abstract: PURPOSE: A programmable logic block of an FPGA using a phase-change memory device is provided to improve the performance of an operation by programming resistance of a phase change memory device individually. CONSTITUTION: An access transistor(Mu) for pull-up is connected to a power. An up phase change memory device(Ru) is connected to a transistor for pull-up. The phase change memory device(Rd) is connected to an up-phase change memory device. An output terminal is located between the up-phase change memory device and a down-phase change memory device. The access transistor(Md) for the full down is connected to the down-phase change memory device. The resistance of the up-phase change memory device and the down-phase change memory device is individually programmed.
Abstract translation: 目的：提供使用相变存储器件的FPGA的可编程逻辑块，以通过单独编程相变存储器件的电阻来提高操作的性能。 构成：用于上拉的存取晶体管（Mu）连接到电源。 上升相变存储器件（Ru）连接到用于上拉的晶体管。 相变存储器件（Rd）连接到上变相存储器件。 输出端子位于上变相存储器件和下变相存储器件之间。 用于全降温的存取晶体管（Md）连接到下变相存储器件。 单相编程上变相存储器件和下变相存储器件的电阻。
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公开(公告)号：KR100243114B1
公开(公告)日：2000-02-01
申请号：KR1019970043553
申请日：1997-08-30
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: 초 대규모 집적(VLSI) 기술의 발달에 힘입어 하나의 칩에 집적될 수 있는 회로의 규모와 복잡도가 갈수록 커지는 반면 회로의 개발요구 기간은 점차 짧아지고 있다. 이에 따라 이들 회로의 설계에 사용되는 설계자동화 기술도 종전의 도면수준과 논리수준에서 상위수준과 시스템수준으로 그 추상화 수준이 점점 높아지고 있다. 상위수준합성은 회로의 동작에 대한 알고리즘이나 행위 수준의 입력 사양으로 부터 기능 유닛, 레지스터, 멀티플렉서, 버스 등과 같은 레지스터 전송 수준의 요소들과 이들의 동작을 제어하는 제어부가 연결된 회로를 생성하는 과정이다. 일반적으로 상위수준합성을 자동화하기 위해 특정한 목표구조를 가정하는데 레지스터 전송수준의 요소들의 상호연결 형태에 따라 멀티플렉서 지향 구조와 버스 지향 구조가 있다. 분할 버스 구조는 버스 지향 구조의 한 형태로 버스 면적을 줄이기 위해 고안된 구조이다.
본 발명은 상위수준합성을 위한 버스 지향 구조의 하나인 분할 버스 구조에서 요구되는 버스의 갯수를 줄이기 위해 트윈 래치를 사용하여 그 구조를 개선한 것이다. 즉, 트윈 래치를 추가함으로써 버스를 통해 연산자 데이터를 읽어 들이는 데이터 전송요구를 시간축상에서 분산시켜 결과적으로 요구되는 버스의 수를 줄임으로써 전체적인 회로의 면적을 줄일 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1020150100042A
公开(公告)日：2015-09-02
申请号：KR1020140021342
申请日：2014-02-24
CPC classification number: G06F11/27 , G06F12/0811 , G06F12/0813 , G06F12/084 , G06F2212/1016 , G06F2212/1028 , G06F2212/251 , G06F2212/62 , G11C5/025 , G11C29/00 , H01L25/18 , H01L2924/0002 , Y02D10/13 , H01L2924/00
Abstract: 메모리 장치는, 페리퍼럴(peripheral), 인터페이스(interface) 및 비스트 모듈(BIST module) 중 적어도 하나를 구현하고 재구성 가속기(reconfigurable accelerator: RA)를 포함하는 로직 레이어(logic layer) - 상기 재구성 가속기는 상기 로직 레이어의 빈공간에 위치하며 상기 메모리 장치가 처리하는 작업의 적어도 일부를 처리함 -및 데이터를 저장하는 적어도 하나의 데이터 레이어(data layer)를 포함할 수 있다.
Abstract translation: 存储器设备可以包括：在外围设备，接口和BIST模块中实现至少一个的逻辑层，并且包括可重构加速器（RA），其中可重构加速器位于逻辑层的空闲空间中，并且处理 存储设备处理的一部分工作; 以及存储数据的至少一个数据层。
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公开(公告)号：KR100346827B1
公开(公告)日：2002-08-01
申请号：KR1019990031258
申请日：1999-07-30
Applicant: 한국전자통신연구원
Abstract: 본발명은 CDMA 이동통신시스템용고속병렬코드검색기에관한것이다. 본발명은입력위상데이터를데시메이션하는신호변환부(100)와, 위상의에러를분리하여역확산및 적분을병렬로처리하는병렬상관부(200)와, 연속되는코드검색구간에서도계산시간의손실없이국부확산코드를생성하는국부확산코드생성부(700)와, 구해진적분값을차례로불러하나의제곱기로제곱을하고더하여에너지값을계산하는에너지값 계산부(300)와, 이에너지값중국부최대에너지값을검출하는국부최대에너지값검출부(400)와, 새로운국부최대에너지값을저장하는최대에너지값저장부(500), 마이크로프로세서(800), 제어값저장부(600)로구성되어있다. 이와같이구성되어, 본발명에서는동시에여러개의코드위치에서에너지계산을하므로서그 계산속도를높일수 있고, 또기준값을설정하지않고검색구간에서최대값을검출하여이를저장하여검색구간에서검색이완료되며저장된값을마이크로프로세서가저장된최대에너지값을읽은후 다음검색구간을새로받을때까지기다린다. 이렇게하여검색구간에서검색이끝나면이 값을읽어검출여부를마이크로프로세서가판단한다. 결국, 본발명은병렬코드검색을수행하면서하드웨어의규모를줄일수 있는효과가있다.
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公开(公告)号：KR1020010011737A
公开(公告)日：2001-02-15
申请号：KR1019990031258
申请日：1999-07-30
Applicant: 한국전자통신연구원
CPC classification number: H04B1/708 , H04B1/70735 , H04B7/2628 , H04J13/0022
Abstract: PURPOSE: A high-speed parallel code searcher for code division multiple access(CDMA) communication systems is provided to implement an initial synchronization searcher in parallel code search by using a small amount of hardware, and to perform parallel processing by using the implemented code searcher. CONSTITUTION: A signal converter(210) receives in-phase data and quadrature-phase data for decimation. A local diffusion code generator(700) consecutively generates local diffusion codes for reverse diffusion. A parallel correlator(200) separates phase error components from the decimated signals, and multiplies the separated components by the diffusion codes generated in the local diffusion code generator(700) for reverse diffusion for integration in parallel by a microprocessor(800). An energy value calculator(300) squares and adds an integrated result for non-coherent calculation, and simultaneously calculates energy values in code positions in parallel. A local maximum energy value detector(400) sequentially selects the energy values calculated in the energy value calculator(300), to detect a local maximum energy value by the code search block without setting up a reference value. If the detected local maximum energy value is larger than a presently stored energy value, a maximum energy value storage(500) stores the detected local maximum energy value as a new local maximum energy value. The microprocessor(800) sets initial values of the number of integration blocks, coherent integration and code search blocks, and controls the diffusion codes to be consecutively outputted if the input data is inputted. And the microprocessor(800) controls the integration of the parallel correlator(200), and reads the stored local maximum energy value every end of search corresponding to the number of the code search blocks, to decide whether to detect the local maximum energy value. And a control value storage(600) reads or writes a control value of the microprocessor(800).
Abstract translation: 目的：提供用于码分多址（CDMA）通信系统的高速并行码搜索器，通过使用少量的硬件来实现并行码搜索中的初始同步搜索器，并通过使用实现的码搜索器来执行并行处理 。 构成：信号转换器（210）接收用于抽取的同相数据和正交相位数据。 局部扩散码发生器（700）连续地产生用于反向扩散的局部扩散码。 并行相关器（200）将相位误差分量与抽取的信号分开，并将分离的分量乘以在局部扩散码发生器（700）中产生的用于反向扩散的扩散码，以便由微处理器（800）并联。 能量值计算器（300）对非相干计算进行平方并加上积分结果，同时并行计算代码位置的能量值。 局部最大能量值检测器（400）顺序地选择在能量值计算器（300）中计算的能量值，以便通过代码搜索块检测局部最大能量值而不设置参考值。 如果检测到的局部最大能量值大于当前存储的能量值，则最大能量值存储（500）将检测到的局部最大能量值存储为新的局部最大能量值。 微处理器（800）设置积分块数量，相干积分和码搜索块的初始值，并且如果输入数据被输入则控制要连续输出的扩散码。 并且微处理器（800）控制并行相关器（200）的积分，并且对应于代码搜索块的数量的每个搜索结束读取存储的局部最大能量值，以决定是否检测局部最大能量值。 并且控制值存储（600）读取或写入微处理器（800）的控制值。
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公开(公告)号：KR1019990020108A
公开(公告)日：1999-03-25
申请号：KR1019970043553
申请日：1997-08-30
Applicant: 한국전자통신연구원
IPC: G06F13/40
Abstract: 초 대규모 집적(VLSI) 기술의 발달에 힘입어 하나의 칩에 집적될 수 있는 회로의 규모와 복잡도가 갈수록 커지는 반면 회로의 개발요구 기간은 점차 짧아지고 있다. 이에 따라 이들 회로의 설계에 사용되는 설계자동화 기술도 종전의 도면수준과 논리수준에서 상위수준과 시스템수준으로 그 추상화 수준이 점점 높아지고 있다. 상위수준합성은 회로의 동작에 대한 알고리즘이나 행위 수준의 입력 사양으로 부터 기능 유닛, 레지스터, 멀티플렉서, 버스 등과 같은 레지스터 전송 수준의 요소들과 이들의 동작을 제어하는 제어부가 연결된 회로를 생성하는 과정이다. 일반적으로 상위수준합성을 자동화하기 위해 특정한 목표구조를 가정하는데 레지스터 전송수준의 요소들의 상호연결 형태에 따라 멀티플렉서 지향 구조와 버스 지향 구조가 있다. 분할 버스 구조는 버스 지향 구조의 한 형태로 버스 면적을 줄이기 위해 고안된 구조이다.
본 발명은 상위수준합성을 위한 버스 지향 구조의 하나인 분할 버스 구조에서 요구되는 버스의 갯수를 줄이기 위해 트윈 래치를 사용하여 그 구조를 개선한 것이다. 즉, 트윈 래치를 추가함으로써 버스를 통해 연산자 데이터를 읽어 들이는 데이터 전송요구를 시간축상에서 분산시켜 결과적으로 요구되는 버스의 수를 줄임으로써 전체적인 회로의 면적을 줄일 수 있다.
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