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公开(公告)号：KR1020120108894A
公开(公告)日：2012-10-05
申请号：KR1020110085561
申请日：2011-08-26
Applicant: 한국전자통신연구원 , 건국대학교 산학협력단
IPC: H03K19/094 , H03K19/20
CPC classification number: H03K19/094 , H03K19/00 , H03K19/02 , H03K19/08 , H03K19/20
Abstract: PURPOSE: An inverter, an NAND gate, and an NOR gate are provided to provide a digital logic gate driven in low consumption power equal to power in a CMOS(Complementary Metal-Oxide Semiconductor) circuit by controlling the flow of a current according to an input and output signal. CONSTITUTION: An inverter comprises a pull-up part(210), a pull down part(220), and a pull up drive part(230). The pull-up part is composed of a second TFT(Thin Film Transistor) outputting a first power supply voltage to an output terminal according to a voltage applied to a gate. The pull down part is composed of a fifth TFT outputting a ground voltage to the output terminal according to the input signal voltage applied to the gate. The pull up drive part applies a second power supply voltage or the ground voltage to the gage in a second TFT according to the input signal.
Abstract translation: 目的：提供一个反相器，一个与非门和一个或非门，以通过控制电流的流动来提供在CMOS（互补金属氧化物半导体）电路中等于功率的低功耗驱动的数字逻辑门 输入和输出信号。 构成：逆变器包括上拉部分（210），下拉部分（220）和上拉驱动部分（230）。 上拉部分由根据施加到栅极的电压将第一电源电压输出到输出端的第二TFT（薄膜晶体管）组成。 下拉部分由根据施加到栅极的输入信号电压向输出端输出接地电压的第五TFT组成。 上拉驱动部件根据输入信号将第二电源电压或接地电压施加到第二TFT中的量规。
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公开(公告)号：KR101182423B1
公开(公告)日：2012-09-12
申请号：KR1020080128624
申请日：2008-12-17
Applicant: 한국전자통신연구원
CPC classification number: H03K19/17784 , H03K19/17728 , H03K19/17792
Abstract: 본 발명의 필드프로그래머블 게이트 어레이의 프로그래머블 논리 블록은 전원에 연결된 풀업용 액세스 트랜지스터를 포함한다. 풀업용 트랜지스터에는 업 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자에 연결된 다운 상변화 메모리 소자가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자 사이에는 출력 단자가 위치한다. 다운 상변화 메모리 소자에는 풀다운용 액세스 트랜지스터가 연결된다. 업 상변화 메모리 소자 및 다운 상변화 메모리 소자의 저항값을 개별적으로 프로그래밍할 수 있다.
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公开(公告)号：KR1020120055173A
公开(公告)日：2012-05-31
申请号：KR1020100116736
申请日：2010-11-23
Applicant: 한국전자통신연구원
IPC: G11C11/22
CPC classification number: G11C11/22 , G11C7/10 , G11C7/22 , G11C11/223 , G11C11/2273 , G11C11/2275
Abstract: PURPOSE: A memory cell and a memory device using the same are provided to improve stability by preventing an electrode from being floated in a memory array area. CONSTITUTION: A ferroelectric transistor(110) is provided. A plurality of switching devices(111,112,113) are electrically combined with the ferroelectric transistor. A plurality of control lines transmit each control signal for controlling a plurality of switching device to each switching device. The plurality of switching devices are individually controlled based on each control signal to prevent each electrode of the ferroelectric transistor from being floated.
Abstract translation: 目的：提供一种存储单元和使用其的存储器件，以通过防止电极浮在存储器阵列区域来提高稳定性。 构成：提供铁电晶体管（110）。 多个开关器件（111,112,113）与铁电晶体管电气组合。 多个控制线将用于控制多个开关装置的每个控制信号发送到每个开关装置。 基于每个控制信号单独地控制多个开关装置，以防止铁电晶体管的每个电极浮动。
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公开(公告)号：KR1020110039854A
公开(公告)日：2011-04-20
申请号：KR1020090096883
申请日：2009-10-12
Applicant: 한국전자통신연구원 , 연세대학교 산학협력단
IPC: H01L29/786 , H01L21/8247
CPC classification number: H01L29/792 , H01L29/78696
Abstract: PURPOSE: A charge injection nonvolatile flash memory thin-film transistor is provided to improve the efficiency of an erase operation by depositing additional charge implantation film into a memory device. CONSTITUTION: In a charge injection nonvolatile flash memory thin-film transistor, a source and a drain electrode(200) are separated from each other on a substrate. A semiconductor channel layer(300) covers a part of the source and drain electrodes. A dielectric layer(400) covers the exposed portion of the source electrode and drain electrode and the semiconductor channel layer. An additional semiconductor layer(700) is formed on the dielectric layer. A gate electrode(800) is formed on the additional semiconductor layer.
Abstract translation: 目的：提供电荷注入非易失性闪存薄膜晶体管，以通过将额外的电荷注入膜沉积到存储器件中来提高擦除操作的效率。 构成：在电荷注入非易失性闪存薄膜晶体管中，源极和漏极（200）在基板上彼此分离。 半导体沟道层（300）覆盖源极和漏极的一部分。 电介质层（400）覆盖源电极和漏电极和半导体沟道层的暴露部分。 在电介质层上形成一个附加的半导体层（700）。 在附加半导体层上形成栅电极（800）。
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公开(公告)号：KR101030016B1
公开(公告)日：2011-04-20
申请号：KR1020080127269
申请日：2008-12-15
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
Abstract: 본 발명의 비휘발성 프로그래머블 스위치 소자는 반도체 기판 상에 형성된 제1 전극과, 제1 전극 상에서 제1 전극의 일부를 노출하는 포어를 갖는 절연층과 및 포어 측면에 형성된 발열 전극을 포함한다. 제1 전극과 연결되고 포어 내에 형성되면서 발열 전극과 접촉하는 상변화층이 형성되어 있다. 상변화층과 연결된 제2 전극과, 발열 전극의 일측부와 연결된 제3 전극과, 발열 전극의 타측부와 연결된 제4 전극이 형성되어 있다.
Abstract translation: 本发明的非易失性可编程开关元件包括形成在半导体衬底上的第一电极，具有暴露第一电极上的第一电极的一部分的孔的绝缘层以及形成在孔侧上的加热电极。 形成连接到第一电极并形成在孔中并与加热电极接触的相变层。 连接到放热电极的一侧的第三电极和连接到放热电极的另一侧的第四电极。
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Patent Agency Ranking
公开(公告)号：KR100968888B1
公开(公告)日：2010-07-09
申请号：KR1020080096529
申请日：2008-10-01
Applicant: 한국전자통신연구원
IPC: H01L27/115
CPC classification number: H01L45/1226 , H01L45/06 , H01L45/1206 , H01L45/144 , H01L45/1625 , H01L45/1675
Abstract: 본 발명의 상변화 메모리 소자를 이용한 비휘발성 프로그래머블 스위치 소자는 기판, 상기 기판 상에 형성되고, 복수의 단자를 구비하는 제 1 금속 전극층, 상기 기판의 상부에서 상기 제 1 금속 전극층의 단자를 연결하는 형태로 형성되고, 자기 발열형 채널 구조로 구성되는 상변화 재료층, 상기 제 1 금속 전극층 및 상기 상변화 재료층 상부에 형성된 절연층, 상기 제 1 금속 전극층의 상부에 형성된 비아 홀, 그리고 상기 비아 홀을 매립하는 형태로 형성된 제 2 금속 전극층을 포함한다. 따라서, 별도의 발열 전극을 사용하지 않고 상변화 물질 자체의 저항에 따른 발열 현상을 이용하여 메모리 동작을 수행함으로써, 금속 전극의 열전도에 따른 열손실을 최소화하여 스위치 소자의 소비전력을 감소시킬 수 있다.
프로그래머블, 스위치, 상변화, 비휘발성 메모리, 재구성형 LSI-
公开(公告)号：KR1020100070034A
公开(公告)日：2010-06-25
申请号：KR1020080128624
申请日：2008-12-17
Applicant: 한국전자통신연구원
CPC classification number: H03K19/17784 , H03K19/17728 , H03K19/17792
Abstract: PURPOSE: A programmable logic block of an FPGA using a phase-change memory device is provided to improve the performance of an operation by programming resistance of a phase change memory device individually. CONSTITUTION: An access transistor(Mu) for pull-up is connected to a power. An up phase change memory device(Ru) is connected to a transistor for pull-up. The phase change memory device(Rd) is connected to an up-phase change memory device. An output terminal is located between the up-phase change memory device and a down-phase change memory device. The access transistor(Md) for the full down is connected to the down-phase change memory device. The resistance of the up-phase change memory device and the down-phase change memory device is individually programmed.
Abstract translation: 目的：提供使用相变存储器件的FPGA的可编程逻辑块，以通过单独编程相变存储器件的电阻来提高操作的性能。 构成：用于上拉的存取晶体管（Mu）连接到电源。 上升相变存储器件（Ru）连接到用于上拉的晶体管。 相变存储器件（Rd）连接到上变相存储器件。 输出端子位于上变相存储器件和下变相存储器件之间。 用于全降温的存取晶体管（Md）连接到下变相存储器件。 单相编程上变相存储器件和下变相存储器件的电阻。
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公开(公告)号：KR1020100063613A
公开(公告)日：2010-06-11
申请号：KR1020090026876
申请日：2009-03-30
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144
Abstract: PURPOSE: A nonvolatility programmable switch device using a phase change memory device and a manufacturing method thereof are provided to reduce a miniaturization of a device and a consumption power by providing 4 terminal type device structure with easily dividing a write and a reading. CONSTITUTION: A semiconductor film layer(140) is formed on a first metal electrode layer(120). An insulator film layer is formed on the semiconductor film layer. The insulator thin film layer includes a pore region(220) exposing a part of the semiconductor film layer. A reaction material layer(240) fills in the pore region of the insulator film layer. A second metal electrode layer(260) is formed on upper part of the reaction material layer. A phase change operational layer(280) is formed by a solid-state reaction with reacting the reaction material layer and the semiconductor film layer.
Abstract translation: 目的：提供一种使用相变存储器件的非易失性可编程开关器件及其制造方法，其通过提供容易划分写入和读取的4端子型器件结构来减小器件的小型化和消耗功率。 构成：半导体膜层（140）形成在第一金属电极层（120）上。 在半导体膜层上形成绝缘膜层。 绝缘体薄膜层包括暴露半导体膜层的一部分的孔区域（220）。 反应材料层（240）填充绝缘膜层的细孔区域。 第二金属电极层（260）形成在反应材料层的上部。 通过使反应材料层和半导体膜层反应而通过固相反应形成相变操作层（280）。
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公开(公告)号：KR1020100010888A
公开(公告)日：2010-02-02
申请号：KR1020080113381
申请日：2008-11-14
Applicant: 한국전자통신연구원
IPC: H01L29/786 , H01L21/20
CPC classification number: H01L21/02565 , H01L29/26 , H01L29/78693
Abstract: PURPOSE: A method for preparing a ZTO thin film, a thin film transistor using the same and method for preparing the thin film transistor are provided increase the uniformity of a device by using an amorphous ZTO thin film as a channel layer. CONSTITUTION: In a method for preparing a ZTO thin film, a thin film transistor using the same and method for preparing the thin film transistor. The ZTO thin film is processed under 150- 450°C. An atomic ratio of the zinc is 4:1 or 2:1 at a deposition temperature less than 300°C and it is 4:1 to 1:4 under at a deposition temperature of 300 - 450°C. A source electrode, a drain electrode, a channel layer, a gate isolation layer, and a gate electrode are formed on the substrate.
Abstract translation: 目的：制备ZTO薄膜的方法，使用该薄膜晶体管的薄膜晶体管和制备薄膜晶体管的方法通过使用无定形ZTO薄膜作为沟道层来提高器件的均匀性。 构成：在制备ZTO薄膜的方法中，使用该薄膜晶体管的薄膜晶体管和制备薄膜晶体管的方法。 ZTO薄膜在150-450℃下加工。 在300〜450℃的沉积温度下，在低于300℃的沉积温度下，锌的原子比为4:1或2:1，淀积温度为4:1至1:4。 在基板上形成源电极，漏电极，沟道层，栅极隔离层和栅电极。
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公开(公告)号：KR1020090081302A
公开(公告)日：2009-07-28
申请号：KR1020080022402
申请日：2008-03-11
Applicant: 한국전자통신연구원
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L45/06 , H01L45/1233 , H01L45/143 , H01L45/144 , H01L45/1683
Abstract: A phase change memory device and a manufacturing method thereof for increasing operation stability and reliability are provided to increase the phase change memory device and distribution character of the set state resistance value. A phase change memory device comprises a phase change material layer(22). The phase change material layer is comprised of the germanium-antimony-tellurium system. The composition of the antimony added to the Ge2Sb2+xTe5 comprising the phase change material layer to the excess of quantity is 0.12~0.32. As to the Ge2Sb2+xTe5 comprising the phase change material layer, the structure of the crystalline state is comprised of the hcp single phase.
Abstract translation: 提供一种用于增加操作稳定性和可靠性的相变存储器件及其制造方法，以增加相变存储器件和设定状态电阻值的分布特性。 相变存储器件包括相变材料层（22）。 相变材料层由锗 - 锑 - 碲系统组成。 添加到包含相变材料层的Ge2Sb2 + xTe5中的锑的组成超过量为0.12〜0.32。 对于包含相变材料层的Ge2Sb2 + xTe5，结晶态的结构由hcp单相组成。
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