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公开(公告)号：KR100460994B1
公开(公告)日：2004-12-09
申请号：KR1020020082899
申请日：2002-12-23
Applicant: 한국전자통신연구원
IPC: G06F13/28
Abstract: PURPOSE: A wideband I/O(Input/Output) device having a DMA(Direct Memory Access) function and a method thereof are provided to transmit/receive data with other computer through the network by directly accessing a memory of the computer if it is confirmed that the data is prepared in a temporary data storing memory. CONSTITUTION: A data reception processor(410) receives a DMA instruction and the I/O request data from other computer connected through the network. An internal MCU(Micro Controller Unit)(420) fixes a DMA processing order by analyzing the DMA instruction from the data reception processor and newly generates the DMA processing instruction. A DMA main controller(460) stores the input request data to a reception data FIFO(First Input First Output)(470) and outputs an output request data transmission instruction by referring to the DMA processing instruction contents orderly stored in a DMA instruction FIFO(450). A data transmission processor(492) transmits the output request data stored in a transmission data FIFO(490) to other computer through the network if the output request data transmission instruction is inputted from the DMA main controller.
Abstract translation: 目的：提供一种具有DMA（直接存储器存取）功能的宽带I / O（输入/输出）设备及其方法，用于通过网络直接访问计算机的存储器来与其它计算机传输/接收数据 证实数据是在临时数据存储器中准备的。 构成：数据接收处理器（410）从通过网络连接的其他计算机接收DMA指令和I / O请求数据。 内部MCU（微控制器单元）（420）通过分析来自数据接收处理器的DMA指令来固定DMA处理顺序，并重新产生DMA处理指令。 DMA主控制器（460）将输入请求数据存储到接收数据FIFO（第一输入第一输出）（470），并通过参考有序地存储在DMA指令FIFO中的DMA处理指令内容来输出输出请求数据传输指令（ 450）。 如果从DMA主控制器输入输出请求数据传输指令，则数据传输处理器（492）通过网络将存储在传输数据FIFO（490）中的输出请求数据传输到其他计算机。
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公开(公告)号：KR100449807B1
公开(公告)日：2004-09-22
申请号：KR1020020081819
申请日：2002-12-20
Applicant: 한국전자통신연구원
IPC: G06F13/00
CPC classification number: G06F13/28
Abstract: The present invention is a data transfer protocol control system with a host bus interface that includes a transmitting/receiving command DMA, a transmitting data DMA and a receiving data DMA for controlling data transfer protocol with a host bus interface considering characteristic, usage frequency, simultaneous processing functions of the command DMA and the data DMAs. A host interface bus is efficiently used and bus usage ratio is distributed properly to support transfer flow properly and improve the entire system performance. The data transfer protocol control system with a host bus interface includes a transmitting/receiving command DMA for instructing the command DMA request buffer to read and write command message data, a transmitting data DMA for instructing the transmitting data DMA request buffer to read the command message data, a receiving data DMA for instructing the receiving data DMA request buffer to write the command message data and a data transfer protocol control device for putting read information, write information and message data on a host bus, receiving message data and a transfer response signal and delivering the message data through the response buffer of the corresponding DMA.
Abstract translation: 本发明是一种具有主机总线接口的数据传输协议控制系统，该主机总线接口包括发送/接收命令DMA，发送数据DMA和接收数据DMA，用于考虑特性，使用频率，同时控制与主机总线接口的数据传输协议 处理命令DMA和数据DMA的功能。 主机接口总线被有效地使用，并且适当地分配总线使用率以正确地支持传输流并提高整个系统性能。 具有主机总线接口的数据传输协议控制系统包括用于指示命令DMA请求缓冲器读取和写入命令消息数据的发送/接收命令DMA，用于指示发送数据DMA请求缓冲器读取命令消息的发送数据DMA 数据;接收数据DMA，用于指示接收数据DMA请求缓冲器写入命令消息数据;以及数据传输协议控制装置，用于将读取信息，写入信息和消息数据放在主机总线上，接收消息数据和传输响应信号 并通过相应DMA的响应缓冲器传递消息数据。
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公开(公告)号：KR100301114B1
公开(公告)日：2001-09-06
申请号：KR1019980049623
申请日：1998-11-18
Applicant: 한국전자통신연구원
IPC: H04L12/58
Abstract: 본 발명은 계층 크로스바 상호연결망에서 멀티캐스트 전송을 위한 패킷의 구조 및 그 방법에 관한 것이다.
본 발명은 기존 패킷 형태를 유지하면서 사용하지 않는 태그 필드에 멀티캐스트 전송을 정의하고, 멀티캐스트 지원 플릿(flit)을 추가하여 다중 태그의 점대점 전송 방식과 복합적으로 사용할 수 있도록 한다.
본 발명에 의하면 계층 크로스바 상호연결망에서 다수의 점대점 전송으로 수행하였던 트랜잭션을 하나의 멀티캐스트 전송으로 수행하므로써 전체 전송 지연시간을 단축하고, 상호연결망을 효율적으로 이용하므로써 시스템의 성능을 향상시킬 수 있다.-
公开(公告)号：KR100250437B1
公开(公告)日：2000-04-01
申请号：KR1019970074745
申请日：1997-12-26
Applicant: 한국전자통신연구원
IPC: H04L12/00
CPC classification number: G06F13/364
Abstract: PURPOSE: A path controlling device for performing a round robin arbitration and an adaptive path control is provided to add normal path controllers for performing the round robin arbitration on the basis of priorities, and to add an adaptive path switch to the normal path controllers. CONSTITUTION: Many normal path control logic blocks(502) perform round robin arbitrations based on priorities, and control internal logics. An adaptive path switch(503) inputs signals of the normal path control logic blocks(502) and a ready signal, and outputs many arbitration selecting sequential signals, state signals, and arbitration selecting combination signals. Normal transmission mask registers(504,506) connect 10 bits of normal arbitration request signals and 10 bits driven in the normal path control logic blocks(502) to an AND gate inputting according to each bit. The normal transmission mask registers(504,506) supply outputs of the connected result to the normal path control logic blocks(502) again. Emergency transmission mask registers(505,507) connect 10 bits of emergency arbitration request signals and the 10 bits driven in the normal path control logic blocks(502) to the AND gate inputting according to each bit. The emergency transmission mask registers(505,507) supply an output of the connected result to the normal path control logic blocks(502) again.
Abstract translation: 目的：提供一种用于执行循环仲裁和自适应路径控制的路径控制装置，用于根据优先级添加用于执行轮询仲裁的正常路径控制器，并将自适应路径切换添加到正常路径控制器。 构成：许多正常的路径控制逻辑块（502）基于优先级进行轮询仲裁，并控制内部逻辑。 自适应路径切换（503）输入正常路径控制逻辑块（502）的信号和就绪信号，并输出许多仲裁选择顺序信号，状态信号和仲裁选择组合信号。 正常发送掩码寄存器（504,506）将正常仲裁请求信号的10位和在正常路径控制逻辑块（502）中驱动的10位连接到根据每个位的与门输入。 通常的传输屏蔽寄存器（504,506）再次将连接结果的输出提供给正常路径控制逻辑块（502）。 紧急传输屏蔽寄存器（505,507）将10位紧急仲裁请求信号和在正常路径控制逻辑块（502）中驱动的10位连接到根据每个位的与门输入。 紧急传输屏蔽寄存器（505,507）再次将连接结果的输出提供给正常路径控制逻辑块（502）。
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公开(公告)号：KR100175499B1
公开(公告)日：1999-04-01
申请号：KR1019960039267
申请日：1996-09-11
Applicant: 한국전자통신연구원
IPC: H04L12/56
CPC classification number: H04L12/18
Abstract: 본 발명은 병렬처리 컴퓨터의 상호연결망의 임의의 한 노드에서 다른 모든 노드로 동일한 데이터를 전송하는 브로드캐스트 전송방법에 관한 것으로서, 그 목적은 브로드캐스트 전송시 각 계층의 수신 그룹에 무관하게 동일한 패킷이 전송되게 하는 데에 있으며, 그 특징은 단일태그 구조를 사용하며, 계층 1 클러스터 연결망 또는 계층 2 클러스터 연결망에 속한 라우팅 스위치를 구분하고, 해당 라우팅 스위치에서 패킷이 수신되는 입력 위치에 따라 해당 패킷형태를 출력하는 데에 있다.
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Patent Agency Ranking
公开(公告)号：KR100170493B1
公开(公告)日：1999-03-30
申请号：KR1019950047847
申请日：1995-12-08
Applicant: 한국전자통신연구원
IPC: G06F15/16
CPC classification number: H04Q3/685 , G06F15/17393
Abstract: 본 발명은 다중 프로세서 시스템을 위한 논블록킹 결함허용 감마연결망에 관한 것으로서, 본 발명은 다중 프로세서 시스템내의 처리기들을 연결하는 다단계 상호연결망에 있어서, N개의 근원지 노드 각각에 연결되어 입력되는 데이터를 전송하는 N개의 이중 링크와, N개의 이중링크에서 전송된 데이터를 입출력하는 N개의 2×3 스위치소자로 구성된 첫번째 단(Stage 0)과, 첫번째 단(Stage 0)에서 출력된 데이터를 출력하는 N개의 3×4 스위치소자로 구성된 두번째 단(Stage 1)과, 두번째 단(Stage 1)에서 출력된 데이터를 세번째 단(Stage 2)에서 받아 마지막 전단(Stage n-1)까지 출력하기 위해 (n-2)×N개의 4×4 스위치소자로 구성된 마지막 전단(Stage n-1)과, 마지막 전단(Stage n-1)에서 출력된 데이터를 받아 출력하는 N개의 4×2 스위치소자로 구성된 마지막 단(Stage n)과, 마지막 단(Stage n)에서 출력된 데이터를 받아 출력하는 N개의 목적지 노드에 연결된 N개의 이중링크로 구성되어 다단계 상호연결망에서 다수의 근원지와 다수의 목적지 사이의 모든 경로를 동시에 설정하고, 큰 규모의 시스템 구성시 적은 비용으로 설계하여 상호연결망 내의 단일 스위치 결함이나 단일 링크결함을 허용할 수가 있는 것이다.
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9.发明授权
公开(公告)号：KR1019960015585B1
公开(公告)日：1996-11-18
申请号：KR1019940007775
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: G06F13/14
Abstract: a timing pulse generator module(12) for generating and supplying each control signal by receiving system clock; a bus interface module(7) for transmitting data of a system bus(5) to a trace memory module(8), a function controller module(9) and a responder module(11); the trace memory module(8) for storing data transmitted from the bus interface module(7) at every cycle and time-order information transmitted from the function controller module(9) at every cycle; a function controller module(9) for supplying the performance information of the system bus; a CPU module(10) for supplying the performance information of the system bus to the user; and a responder module(11) for controlling the register of the function controller module(9) according to the request of the requesters(1,3,4) and enabling the bus interface module(7) to drive useful data to the system bus.
Abstract translation: 定时脉冲发生器模块（12），用于通过接收系统时钟产生和提供每个控制信号; 用于将系统总线（5）的数据发送到跟踪存储器模块（8）的总线接口模块（7），功能控制器模块（9）和响应器模块（11）; 跟踪存储器模块（8），用于存储从每个周期从总线接口模块（7）发送的数据;以及每个周期从功能控制器模块（9）发送的时间顺序信息; 功能控制器模块（9），用于提供系统总线的性能信息; CPU模块（10），用于将系统总线的性能信息提供给用户; 以及响应器模块（11），用于根据请求者（1,3,4）的请求来控制功能控制器模块（9）的寄存器，并使得总线接口模块（7）能够将有用的数据驱动到系统总线 。
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10.发明公开버스정보처리기에서의 앤드-오아-낫트 조합트리거 회로(A AND-OR-NOT combination trigger circuit in Bus Infomation Processing Unit) 失效总线信息处理器（总线信息处理单元）中的“或非”组合触发器电路，
公开(公告)号：KR1019950030488A
公开(公告)日：1995-11-24
申请号：KR1019940007770
申请日：1994-04-13
Applicant: 한국전자통신연구원
IPC: H03K19/20
Abstract: 본 발명은 버스정보처리기에서의 앤드-오아-낫트 조합트리거 회로에 관한 것으로, 종래에 앤드로직만을 사용하여 트리거 조건을 이용하는데 많은 제약점이 있었기에 이를 해결하기 위하여 본 발명에서는 버스 정보처리기에 각 트리거 항목의 앤드로직, 오아로직, 그리고 낫트로직을 조합한 조합트리거 회로를 제공함으로써 다양하고 효과적인 데이타 검색을 수행할 수가 있다.
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