公开(公告)号：KR100331027B1

公开(公告)日：2002-08-13

申请号：KR1019980049406

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 디지털 컴퓨터 시스템에서 단일 신호 인터럽트 방식의 프로세서 (Single Signal Interrupted Processor)로부터 발생한 인터럽트 응답(Interrupt Acknowledge)의 제어에 관련되는 것으로서, 내부에 인터럽트 벡터 레지스터 (Interrupt Vector Register)를 내장한 인터럽트 응답 제어기(Interrupt Acknowledge Controller) 및 그 제어 방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, 단일 신호 인터럽트 방식의 프로세서의 인터럽트 응답 제어 기능을 수행하는 인터럽트 응답 제어기에 있어서, 상기 프로세서의 인터럽트 응답에 대하여 인터럽트 벡터를 제공하고, 상기 프로세서가 읽기 및 쓰기를 수행할 수 있는 인터럽트 벡터 레지스터를 내부에 포함하는 것을 특징으로 하는 인터럽트 응답 제어기가 제공된다.

公开(公告)号：KR1020010063786A

公开(公告)日：2001-07-09

申请号：KR1019990061875

申请日：1999-12-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  김성운 ,  한우종 ,  윤석한

IPC: G06F15/16

Abstract: PURPOSE: A cache controller having an interrupt controller and a method for controlling an interrupt are provided to control all sorts of interrupts informing all sorts of exceptions generated in a cache control process to a processor promptly and effectively. CONSTITUTION: A node bus interface(210) is connected to a node bus between a node bus being connected to a processor and an interconnection network. An interconnection network interface(220) is connected to the interconnection network. Bus buffers(211, 212, 213, 214) are connected to the node bus interface. Network buffers(221, 222, 223, 224) are connected to the interconnection network interface(220). A cache control logic(200) is connected to the bus buffers(211, 212, 213, 214) and the network buffers(221, 222, 223, 224). A cache(tag memory, data memory) is accessed by the cache control logic(200). An interrupt control unit(230) is connected to the cache control logic(200) and the node bus interface(210) for informing exception contents generated in a cache control process to a processor as an interrupt. The interrupt control unit(230) includes an interrupt control/status register(ICSR)(231) for the interrupt control.

Abstract translation: 目的：提供具有中断控制器和用于控制中断的方法的高速缓存控制器，用于控制各种中断，将快速缓存控制过程中产生的各种异常通知给处理器，并迅速有效地进行处理。 构成：节点总线接口（210）连接到连接到处理器的节点总线和互连网络之间的节点总线。 互连网络接口（220）连接到互连网络。 总线缓冲器（211,212,213,214）连接到节点总线接口。 网络缓冲器（221,222,223,224）连接到互连网络接口（220）。 缓存控制逻辑（200）连接到总线缓冲器（211,212,213,214）和网络缓冲器（221,222,223,224）。 缓存（标签存储器，数据存储器）由高速缓存控制逻辑（200）访问。 中断控制单元（230）连接到高速缓存控制逻辑（200）和节点总线接口（210），用于将高速缓存控制处理中生成的异常内容通知给处理器作为中断。 中断控制单元（230）包括用于中断控制的中断控制/状态寄存器（ICSR）（231）。

公开(公告)号：KR1020010055958A

公开(公告)日：2001-07-04

申请号：KR1019990057298

申请日：1999-12-13

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  모상만 ,  한우종 ,  윤석한

IPC: H04L12/00

CPC classification number: G06F15/17337

Abstract: PURPOSE: An apparatus and a method for interconnecting 3-link node and a parallel processing apparatus using the same are provided to obtain an expansion of free nodes using three fixed connection links and implement an easier node divide of 2n number(n>1). CONSTITUTION: Each node(401,402,403,404) includes three fixed connection links, and four nodes form a group(400). A node of the group is a center for connecting the remaining three nodes(402,403,404), and three links(405,408,411) of the center node(401) connect the remaining three nodes(402,403,404). The remaining three nodes(402,403,404) except for the center node(401) have three connection links(405-407,408-410,411-413), and one link(405,408,411) is connected with the center node(401), and remaining two connection links(406,407,409,410,412,413) of three nodes(402,403,404) are used as a connection link of the node group(400). One node group(400) provides two connection links in three nodes and has totally six connection links(406,407,409,410,412,413).

Abstract translation: 目的：提供一种用于互连3链路节点和使用其的并行处理装置的装置和方法，以使用三个固定连接链路来获得对空闲节点的扩展，并实现2n个（n> 1）更容易的节点分割。 构成：每个节点（401,402,403,404）包括三个固定连接链路，四个节点组成一个组（400）。 该组的节点是用于连接剩余的三个节点（402,403,404）的中心，并且中心节点（401）的三个链路（405,408,411）连接剩余的三个节点（402,403,404）。 除了中心节点（401）之外，剩余的三个节点（402,403,404）具有三个连接链路（405-407,408-410,411-413），一个链路（405,408,411）与中心节点（401）连接，剩下的两个连接链路 三个节点（402,403,404）的（406,407,409,410,412,413）被用作节点组（400）的连接链路。 一个节点组（400）在三个节点中提供两个连接链路，共有六个连接链路（406,407,409,410,412,413）。

公开(公告)号：KR1020010008920A

公开(公告)日：2001-02-05

申请号：KR1019990027008

申请日：1999-07-06

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종

IPC: H04L12/66

CPC classification number: H04L12/46 ,  H04L49/30

Abstract: PURPOSE: A device and a method for recognizing output port availability for interconnection network having asynchronous port are provided to reduce a packet transfer delay time by rapidly recognizing availability of an output port for an interconnection network. CONSTITUTION: An output port availability recognizer comprises a pass control module(230) which controls whether a READY signal is passed in the recognizer and is initialized by a RESET# signal. An AND gate(241) passes the READY signal when a PASS signal is '1' and blocks the READY signal when the PASS signal is '0'. The first flip-flop(242) latches and outputs an RDYP signal, and the second flip-flop(243) latches and outputs an RDYL signal. The third flip-flop(244) checks whether the READY signal transitions from 0 to 1. An AND gate(245) checks whether the READY signal transitions from 0 to 1. An availability detection module(250) detects availability of an output port with reference to VALID, RDYDL and LO2HI signals.

Abstract translation: 目的：提供用于识别具有异步端口的互连网络的输出端口可用性的装置和方法，以通过快速识别互连网络的输出端口的可用性来减少分组传输延迟时间。 构成：输出端口可用性识别器包括通过控制模块（230），该控制模块控制在识别器中是否通过READY信号并通过RESET＃信号进行初始化。 当PASS信号为“1”时，“与”门（241）通过READY信号，并且当PASS信号为“0”时阻塞READY信号。 第一触发器（242）锁存并输出RDYP信号，第二触发器（243）锁存并输出RDYL信号。 第二触发器（244）检查READY信号是否从0变为1.与门（245）检查READY信号是否从0变为1.可用性检测模块（250）检测输出端口的可用性， 参考VALID，RDYDL和LO2HI信号。

公开(公告)号：KR1020000032778A

公开(公告)日：2000-06-15

申请号：KR1019980049354

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 최성훈 ,  한우종 ,  윤석한 ,  박경

IPC: G06F15/16

Abstract: PURPOSE: A scheduler and scheduling method of a graphic processor is provided to prevent a deadlock within the graphic processor when a plurality of general processors within a single chip multi processor issue graphic commands to one among the graphic processors so that it can regulate a command issue chance in a low priority general processor. CONSTITUTION: A graphic scheduler comprises tag set logic(51,52,53,54) corresponding to general processors, and a state machine(55). Each tag set logic generates a corresponding tag signal(tag1,tag2,tag3,tag4). For example the tag signal(tag1£2: 0|) comprises input signals, a 1st dispatch signal(dispatch1) and a graphic command signal(Inst1£13: 12|), transmitted from the 1st general processor(GP1). The tag signals is transmitted to the state machine(55), which informs the general processors(GP1,GP2,GP3,GP4) of access preparation for function blocks, GALU(56), GMUL(57), GBMU(58) and GSAD(59) and performs a scheduling operation between the tag signals and the general processors.

Abstract translation: 目的：提供图形处理器的调度器和调度方法，以防止图形处理器内的多个通用处理器在图形处理器之间发出图形命令给图形处理器之间的死锁，从而可以调节命令问题 机会在一个低优先级的通用处理器。 构成：图形调度器包括对应于一般处理器的标签集逻辑（51,52,53,54）和状态机（55）。 每个标签集逻辑生成相应的标签信号（tag1，tag2，tag3，tag4）。 例如，标签信号（tag1£2：0 |）包括从第一通用处理器（GP1）发送的输入信号，第一调度信号（dispatch1）和图形命令信号（Inst1 13：12 |）。 标签信号被发送到状态机（55），其通知功能块的通用处理器（GP1，GP2，GP3，GP4），GALU（56），GMUL（57），GBMU（58）和GSAD （59），并且在标签信号和通用处理器之间执行调度操作。

公开(公告)号：KR1019990054868A

公开(公告)日：1999-07-15

申请号：KR1019970074745

申请日：1997-12-26

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  한우종 ,  윤석한

IPC: H04L12/00

Abstract: 본 발명은 라운드 로빈 중재 및 적응 경로 제어를 수행하는 경로 제어 장치에 관한 것이다.
본 발명의 경로 제어기는 일반 경로 제어기와 적응 경로 제어기로 구성되는데 일반 경로 제어기는 일반 전송 패킷과 긴급 전송 패킷에 대한 우선 순위 중재를 수행하며 10개의 입력 포트 위치에 따라 개선된 라운드 로빈 중재를 수행한다.
적응 경로 제어기는 2개의 일반 경로 제어기와 1개의 적응 경로 스위치로 구성된다. 적응 경로 제어기는 2개의 전송 경로중 하나의 경로가 사용중에 있거나 전송 문제가 발생하면 다른 하나의 경로로 패킷을 전송해주는 경로 제어기이다.
본 발명은 크로스바 라우팅 스위치의 핵심 기능인 중재 및 경로 제어를 수행하는 경로 제어기에 관한 것으로 특히, 우선 순위를 기반으로 라운드 로빈 중재를 수행하는 일반 경로 제어기와 상기 일반 경로 제어기에 적응 경로 스위치를 부가하여 적응 경로 제어를 수행하는 적응 경로 제어기를 고안한 것이다.

公开(公告)号：KR1019990053977A

公开(公告)日：1999-07-15

申请号：KR1019970073708

申请日：1997-12-24

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  박경 ,  한우종

IPC: G06F19/00

Abstract: 본 발명은 크로스바 라우팅 스위치의 전역제어 장치 및 그 방법에 관한 것으로, 특히 단일 태그 구조의 패킷을 사용하여 클러스터 또는 허브의 기능에 따라 해당 브로드캐스트 전송을 수행하고 외부 준비 신호의 통제를 통하여 내부 각 유니트들을 제어하는 전역 제어 장치 및 그 방법에 관한 것이다.
본 발명은 크로스바 라우팅 스위치의 기능중 브로드캐스트 전송 기능을 제공하는 제어 장치에 관한 것으로, 단일 태그 구조의 브로드캐스트 패킷을 클러스터 또는 허브에 따라 해당 브로드캐스트 전송을 수행하므로써 수신노드에 태그를 제외한 순수 데이터만을 전송할 수 있고 다중 태그 구조의 점대점 패킷과 함께 사용시 수신노드에 동일한 관점의 패킷을 제공할 수 있다. 또한, 외부 준비 신호를 통제하여 내부 경로 제어기 서브유니트 및 데이터 패스 제어기 서브유니트를 제어하는 전역 제어 장치를 제공하므로써 전역 제어를 위한 별도의 추가 신호 및 회로를 사용하지 않고 크로스바 라우팅 스위치에 적합한 전역 제어를 수행할 수 있다.

公开(公告)号：KR1019990024759A

公开(公告)日：1999-04-06

申请号：KR1019970046099

申请日：1997-09-08

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: H04L12/28

Abstract: 본 발명은 여러 개의 노드가 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 각 노드에 존재하는 메시지 송신 인터페이스에서, 2 개의 송신 포트에 대한 4 개의 송신 제어기로부터의 사용 요구를 중재하는 포트 중재 장치 및 그 중재 방법에 관한 것이다.
포트 중재 장치는 4 개의 포트 선택기와 2 개의 포트 중재기를 포함하고 있는데, 포트 선택기는 송신 제어기로부터 포트 사용 요구가 들어오면 두 개의 포트중 하나를 선택하여 포트 중재기에게 알려주는 역할을 수행하며, 포트 중재기는 송신 제어기들로부터의 요구를 중재하여 하나의 송신 제어기에게 포트의 사용권을 부여하는 제어 동작을 수행한다.
본 발명은 각 노드에서 이중 상호연결망으로 연결된 두 개의 송신 포트에 대한 송신 제어기들로부터의 사용 요구를 효율적으로 중재하는 장치 및 방법을 제시한 것으로, 클럭 단위(clock-level)로 두 포트의 상태를 점검하여 신속하고 효과적으로 포트 중재를 수행함으로써 두 송신 포트의 이용률을 극대화할 수 있으며, 궁극적으로 이중 상호연결망의 이용률을 높이고 노드간 메시지 전송 시간을 줄이고 메시지 전송률(bandwidth)을 증대시키는 효과를 얻게 되어 이중 상호연결망으로 연결된 병렬 컴퓨터 시스템의 전체 성능을 높이는데 기여한다.

公开(公告)号：KR1019980044601A

公开(公告)日：1998-09-05

申请号：KR1019960062703

申请日：1996-12-07

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  심원세 ,  한우종 ,  윤석한 ,  임기욱

IPC: H04L12/851 ,  H04L12/823

Abstract: 본 발명은 플릿(flit) 단위 cut-through 방식의 경로제어를 수행하는 크로스바 상호연결망에 적합한 크로스바 라우팅 스위치를 구성하는 중재 요청 제어 장치 그 제어방법에 관한 것으로서, 본 발명의 중재 요청 장치가 적용되는 크로스바 라우팅 스위치는 독자적인 패킷 형태와 경로 제어 방법을 가지고 있으며 망 제어 기능 등 여러가지 독자적인 기능을 제공한다. 본 발명은 상기 크로스바 라우팅 스위치의 기능중 데이터 패킷의 태그 플릿을 해석하여 일반 패킷 전송, 긴급 패킷 전송, 그리고 브로드캐스트 전송을 구분하여 해당 전송의 중재를 요청하는 기능과, 망 제어 패킷의 경우 해당 포트를 분리 또는 결합시키는 기능, 그리고 정의된 형태의 태그가 아니거나 잘못된 목적지 주소로 데이터 전송을 요구하는 경우 패킷을 자동적으로 제거하는 패킷 제거 신호 구동기능을 수행하는 중재 요청 장치의 중재요청 제어방법을 제공하는 것이다. 또한 본 발명은 기존의 단순한 목적지 주소 해석 기능외에 상기 부가적인 기능들을 제공함으로써, 고기능의 크로스바 라우팅 스위치를 구현할 수 있다.

公开(公告)号：KR1019970029129A

公开(公告)日：1997-06-26

申请号：KR1019950040552

申请日：1995-11-09

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  박경 ,  심원세 ,  한우종 ,  임기욱

IPC: G06F15/173

Abstract: 본 발명은 클러스터 기반의 병렬처리 컴퓨터를 위한 계층 크로스바 상호연결망에 관한 것이다. 종래기술에서의 병렬처리 컴퓨터를 위한 상호연결망은 큰 규모의 시스템 구성시 많은 계층이 필요하고, 비계층 구조로 확장성이 부족하며, 노드간 데이타 지연시간이 길고, 비용 효과면에서 적합하지 않았다. 본 발명은 이를 해결하기 위해 동일한 데이타 경로를 제어하고 데이타 패킷의 전송을 제어하는 n개의 크로스바 스위치와 8개의 노드 연결용 링크와 2개의 상위 클러스트 연결용 링크를 갖는 2개의 크로스바 연결망과 최대 8개의 프로세싱 노드를 연결하여 하나의 하위 클러스터를 구성하고, 최대 8개의 하위 클러스터와 상위 크로스바 연결망을 연결하여 하나의 상위 클러스터로 구성하며, 최대 8개의 상위 클러스터와 차상위 크로스바 연결망을 연결하여 하나의 차상위 클러스터를 구성하는 방식의 연결 학장성을 가지므로써 계층구조의 병렬처리 시스템을 효과적으로 지원할 수가 있다. 또한, 두개의 하위 크러스터 연결 또는 두개의 상위 클러스터 연결은 상위 또는 차상위의 크로스바 연결망을 사용하지 않고 링크를 통해 직접 연결하므로써 다른 하위 클러스터내 또는 다른 상위 클러스터내 프로세싱 노드들간에 적은 지연시간을 가지고 데이타를 송신할수 있는 것이다.