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    POPULATING A FIRST STRIDE OF TRACKS FROM A FIRST CACHE TO WRITE TO A SECOND STRIDE IN A SECOND CACHE
    1.
    发明公开
    POPULATING A FIRST STRIDE OF TRACKS FROM A FIRST CACHE TO WRITE TO A SECOND STRIDE IN A SECOND CACHE 审中-公开
    共享与服务平台的轨道的第一步从第一缓存写在第二步的第二高速缓存

    公开(公告)号：EP2805241A4

    公开(公告)日：2015-07-08

    申请号：EP12865676

    申请日：2012-12-10

    Applicant: IBM

    Inventor： GUPTA LOKESH MOHAN ,  KALOS MATTHEW JOSEPH ,  BENHASE MICHAEL THOMAS ,  NIELSEN KARL ALLEN ,  ASH KEVIN JOHN

    IPC: G06F12/08 ,  G06F12/12

    CPC classification number: G06F12/0868 ,  G06F12/0804 ,  G06F12/0897 ,  G06F12/128 ,  G06F2212/262 ,  G06F2212/312 ,  G06F2212/462

    Abstract: Provided are a computer program product, system, and method for managing data in a cache system comprising a first cache, a second cache, and a storage system. A determination is made of tracks stored in the storage system to demote from the first cache. A first stride is formed including the determined tracks to demote. A determination is made of a second stride in the second cache in which to include the tracks in the first stride. The tracks from the first stride are added to the second stride in the second cache. A determination is made of tracks in strides in the second cache to demote from the second cache. The determined tracks to demote from the second cache are demoted.

    Abstract translation: 本发明提供一种计算机程序产品，系统，以及用于在高速缓存系统，包括：第一高速缓存，第二高速缓存和存储系统中管理数据的方法。进行确定存储在所述存储系统从所述第一高速缓存降级轨道。 第一步幅形成在包括确定性开采轨道降级。 进行确定在其中所述第二高速缓存的第二步幅以包括在所述第一跨距的曲目。 从第一步幅轨道被添加到在所述第二高速缓存中的第二步幅。 的确定在步幅由轨道的所述第二高速缓存从第二高速缓存降级。 确定性开采轨道从第二高速缓存降级被降级。

    COPY-SOURCE-TO-TARGET-VERWALTUNG IN EINEM DATENSPEICHERSYSTEM
    2.
    发明专利
    COPY-SOURCE-TO-TARGET-VERWALTUNG IN EINEM DATENSPEICHERSYSTEM 未知

    公开(公告)号：DE112018005768T5

    公开(公告)日：2020-07-23

    申请号：DE112018005768

    申请日：2018-11-29

    Applicant: IBM

    Inventor： GUPTA LOKESH ,  ASH KEVIN JOHN ,  HARDY CLINT ,  NEILSEN KARL ALLEN

    IPC: G06F12/08

    Abstract: Copy-source-to-target-Operationen können selektiv und präemptiv vor Quellen-Auslagerungsoperationen vorgenommen werden. In einem weiteren Aspekt erkennt Logik sequenzielle Schreibvorgänge, zu denen Schreibvorgänge von großen Blöcken gehören, an Zeitpunktkopie-Quellen. Als Reaktion darauf werden Auslagerungstasks auf den zugehörigen Zeitpunktkopie-Zielen begonnen, die in einer Ausführungsform auf einen Stride ausgerichtete Copy-source-to-target-Operationen umfassen, die nicht geänderte Daten von den Zeitpunktkopie-Quellen an die Zeitpunktkopie-Ziele kopieren, die an den Strides des Ziels ausgerichtet sind. Somit, wenn Schreibdaten von Schreiboperationen an die Zeitpunktkopie-Quellen ausgelagert werden, brauchen solche Quellen-Auslagerungen nicht auf Copy-source-to-target-Operationen zu warten, da sie bereits durchgeführt worden sind. Ferner können die Copy-source-to-target-Operationen in Bezug auf die Stride-Begrenzungen der Zeitpunktkopie-Ziele auf einen Stride ausgerichtet sein. Weitere Merkmale und Aspekte können in Abhängigkeit von der jeweiligen Anwendung realisiert werden.

    Multiple level hierarchical storage management cache partial track demotion
    3.
    发明专利
    Multiple level hierarchical storage management cache partial track demotion 未知

    公开(公告)号：GB2500457A

    公开(公告)日：2013-09-25

    申请号：GB201300444

    申请日：2013-01-10

    Applicant: IBM

    Inventor： GUPTA LOKESH MOHAN ,  BENHASE MICHAEL THOMAS ,  ASH KEVIN JOHN

    IPC: G06F12/08 ,  G06F17/30

    Abstract: A determination is made of a unit of data, or track, to demote, castout, destage, writeback or evict from a first cache to a second cache, wherein the track in the first cache corresponds to a track in a storage system and is comprised of a plurality of sectors. In response to determining that the second cache includes the stale version of the track being demoted from the first cache, a determination is made as to whether the stale version of the track includes track sectors not included in the track being demoted from the first cache (i.e. if the first cache version of the track is a partial track and the second cache version is the whole track). The sectors from the track demoted from the first cache are combined with sectors from the stale version of the track not included in the track being demoted from the first cache into a new version of the track. The new version of the track is written to the second cache.

    Einfügen eines Flash-Zwischenspeichers in große Speichersysteme
    4.
    发明专利
    Einfügen eines Flash-Zwischenspeichers in große Speichersysteme 未知

    公开(公告)号：DE112011100564T5

    公开(公告)日：2012-11-29

    申请号：DE112011100564

    申请日：2011-01-07

    Applicant: IBM

    Inventor： PLETKA ROMAN ,  HU XIAO-YU ,  GUPTA LOKESH MOHAN ,  HYDE II JOSEPH SMITH ,  BEN-HASE MICHAEL THOMAS ,  SANCHEZ ALFRED EMILIO ,  ASH KEVIN JOHN ,  ELEFT HERIOU EVANGELIOS ,  HAAS ROBERT ,  HSU YU-CHENG

    IPC: G06F12/08

    Abstract: Bereitgestellt wird ein E/A-Gehäusemodul mit einem oder mehreren E/A-Gehäusen mit einer Vielzahl von Steckplätzen für die Aufnahme von Elektronikeinheiten. Ein Hostadapter ist mit einem ersten Steckplatz des E/A-Gehäusemoduls verbunden und so konfiguriert, dass er einen Host mit dem E/A-Gehäuse verbindet. Ein Einheitenadapter ist mit einem zweiten Steckplatz des E/A-Gehäusemoduls verbunden und so konfiguriert, dass er eine Speichereinheit mit dem E/A-Gehäusemodul verbindet. Ein Flash-Cache ist mit einem dritten Steckplatz des E/A-Gehäusemoduls verbunden und beinhaltet einen Flash-basierten Speicher, der so konfiguriert ist, dass er Daten zwischenspeichert, die Datenanforderungen zugehörig sind, welche durch das E/A-Gehäusemodul verarbeitet werden. Ein primärer Prozessorkomplex verwaltet Datenanforderungen, die durch das E/-A-Gehäusemodul verarbeitet werden, indem er mit dem Hostadapter, dem Einheitenadapter und dem Flash-Cache Daten austauscht, um die Datenanforderungen zu verwalten.

    6.
    发明专利
    未知

    公开(公告)号：AT551651T

    公开(公告)日：2012-04-15

    申请号：AT09801705

    申请日：2009-12-22

    Applicant: IBM

    Inventor： ELLIOTT JOHN CHARLES ,  RINALDI BRIAN ANTHONY ,  ASH KEVIN JOHN ,  JONES CARL EVAN

    IPC: G06F11/14

    Abstract: Provided are a method, system, and article of manufacture for determining modified data in cache for use during a recovery operation. An event is detected during which processing of writes to a storage device is suspended. A cache including modified data not destaged to the storage device is scanned to determine the data units having modified data in response to detecting the event. The data units having the modified data is indicated in a backup storage. The indication of the data units having the modified data in the backup storage is used during a recovery operation.

    COPY-SOURCE-TO-TARGET-VERWALTUNG IN EINEM DATENSPEICHERSYSTEM
    7.
    发明专利
    COPY-SOURCE-TO-TARGET-VERWALTUNG IN EINEM DATENSPEICHERSYSTEM 未知

    公开(公告)号：DE112018005768B4

    公开(公告)日：2021-12-23

    申请号：DE112018005768

    申请日：2018-11-29

    Applicant: IBM

    Inventor： ASH KEVIN JOHN ,  GUPTA LOKESH ,  HARDY CLINT ,  NEILSEN KARL ALLEN

    IPC: G06F12/08 ,  G06F3/06

    Abstract: Verfahren, das umfasst:Schreiben eines geänderten Satzes von Daten für eine Zeitpunktkopie-Quelle (50) in einen Cache (28), wobei der geänderte Satz von Daten in Bezug auf einen nicht geänderten Satz von Daten in der Zeitpunktkopie-Quelle (50) geändert wird;Feststellen, ob Bedingungen für präemptive Copy-source-to-target-Operationen (410) für Daten vorhanden sind, die sich auf die geänderten Daten in dem Cache (28) beziehen; undals Reaktion auf eine Feststellung, dass Bedingungen für präemptive Copy-source-to-target-Operationen vorhanden sind, präemptives und selektives Einleiten einer Copy-source-to-target-Operation, die umfasst:Lesen (484) der Zeitpunktkopie-Quelle (50), um Lesedaten zu erhalten, die den nicht geänderten Satz von Daten enthalten; undSchreiben (488) des nicht geänderten Satzes von Daten an ein Zeitpunktkopie-Ziel (54); undEinleiten einer Durchsuchung des Cache (28), um Spuren von geänderten Daten in dem Cache zu kennzeichnen, die in den Speicher auszulagern sind.

    9.
    发明专利
    未知

    公开(公告)号：DE3876459D1

    公开(公告)日：1993-01-21

    申请号：DE3876459

    申请日：1988-01-22

    Applicant: IBM

    Inventor： ASH KEVIN JOHN ,  DERENBURGER JACK HARVEY ,  PARSONS RAYMOND LONNIE

    IPC: G01R31/28 ,  G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02 ,  G11C29/10 ,  G11C29/18 ,  G11C29/42

    Abstract: A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart.

    10.
    发明专利
    未知

    公开(公告)号：AT83331T

    公开(公告)日：1992-12-15

    申请号：AT88100944

    申请日：1988-01-22

    Applicant: IBM

    Inventor： ASH KEVIN JOHN ,  DERENBURGER JACK HARVEY ,  PARSONS RAYMOND LONNIE

    IPC: G01R31/28 ,  G06F11/00 ,  G06F11/10 ,  G11C29/00 ,  G11C29/02 ,  G11C29/10 ,  G11C29/18 ,  G11C29/42

    Abstract: A memory may contain a large number of bytes of data perhaps as many as 256 megabytes in a typical large memory structure. An error correcting code algorithm may be used to identify failing memory modules in a memory system. In a particular embodiment, a number of spares may be provided on each memory card allowing a predetermined number of defective array modules to be replaced in a storage word. With double bit correction provided by the error correcting code logic, a number of bits can be corrected on a card or a larger number of bits can be corrected on a card pair, where the larger number of bits is somewhat less than double the number of bits which can be corrected on a single card. The address test in accordance with the present invention then produces a pattern that will create a difference greater than that larger number of bits between the data stored in a storage location under test and any address that could be accessed by an address line failure. The method according to the present invention predicts the effect of an address line failure external to the array modules and internal to a card pair and then tests to see if a failure has occurred. The address test does not declare an address failure until a predetermined number of bit failures on a card is found. The test is valid for single and multiple address line failures. Since only one address bit is changed for each path through the test other failing address lines will not be detected until the path with those failing address bits are tested. Thus, even with multiple address line failure the two addresses that are stored to and fetched from are the only one address bit apart.

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