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    1.
    发明专利
    未知

    公开(公告)号：BR8703889A

    公开(公告)日：1988-03-29

    申请号：BR8703889

    申请日：1987-07-27

    Applicant: IBM

    Inventor： HRUSECKY DAVID ALLEN

    IPC: G06F7/38 ,  G06F7/485 ,  G06F7/527 ,  G06F7/533 ,  G06F7/57 ,  G06F9/302 ,  G06F9/32 ,  G06F9/38 ,  G06F7/00 ,  G06F13/14

    Abstract: Apparatus and method for accelerating a validity response provided by a floating point unit that assures the validity of the present state of a condition code and an interrupt signal before the completion of a floating point arithmetic instruction whose result affects the condition code and interrupt signal. The accelerated validity response is derived from an evaluation of the exponents, signs, and fractions contained in the operands of a currently-executing floating point arithmetic operation which is made prior to or during execution of the instruction. Also provided is the capability of setting the condition code prior to the completion of certain add class floating point instructions where one of those instructions stimulates an early validity response. An accelerated interrupt request is also provided in synchronism with an accelerated validity response for certain floating point add and subtract instructions.

    Parallel-Slice-Prozessor mit einer Lade-Speicher-Umlaufwarteschlange für eine schnelle Freigabe von Einträgen in einer Ausgabewarteschlange
    3.
    发明专利
    Parallel-Slice-Prozessor mit einer Lade-Speicher-Umlaufwarteschlange für eine schnelle Freigabe von Einträgen in einer Ausgabewarteschlange 未知

    公开(公告)号：DE112015004983T5

    公开(公告)日：2017-09-07

    申请号：DE112015004983

    申请日：2015-12-29

    Applicant: IBM

    Inventor： CHADHA SUNDEEP ,  HRUSECKY DAVID ALLEN ,  NGUYEN DUNG QUOC ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM ,  CORDES ROBERT ALLEN ,  AYUB SALMA

    IPC: G06F9/30 ,  G06F9/38

    Abstract: Eine Ausführungseinheitsschaltung zur Verwendung in einem Prozessorkern stellt eine effiziente Nutzung von Chipfläche und Energie bereit, indem die Speicheranforderung der einzelnen Einträge in einer Ausgabewarteschlange einer Lade-Speicher-Einheit verringert wird. Die Ausführungseinheitsschaltung beinhaltet eine Umlaufwarteschlange, welche die effektive Adresse der Lade- und Speicher-Operationen sowie die Werte speichert, die durch die Speicher-Operationen gespeichert werden sollen. Eine Warteschlangen-Steuerungslogik steuert die Umlaufwarteschlange und die Ausgabewarteschlange, so dass, nachdem die effektive Adresse einer Lade- oder Speicher-Operation berechnet wurde, die effektive Adresse der Lade-Operation oder der Speicher-Operation in die Umlaufwarteschlange geschrieben wird und die Operation aus der Ausgabewarteschlange entfernt wird, so dass Adressoperanden und andere Werte, die sich in der Ausgabewarteschlange befunden haben, nicht mehr gespeichert werden müssen. Wenn eine Lade- oder Speicher-Operation durch die Cache-Einheit zurückgewiesen wird, wird sie daraufhin aus der Umlaufwarteschlange erneut ausgegeben.

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