公开(公告)号：DE112010004322T5

公开(公告)日：2012-08-23

申请号：DE112010004322

申请日：2010-12-13

Applicant: IBM

Inventor： THOMPTO BRIAN WILLIAM ,  JACOBI CHRISTIAN ,  ALEXANDER GREGORY WILLIAM ,  ALEXANDER KHARY JASON ,  CURRAN BRIAN WILLIAM ,  MITCHELL JAMES RUSSELL ,  HSIEH JONATHAN TING ,  PRASKY BRIAN ROBERT

IPC: G06F9/38

Abstract: Ein Verfahren und ein Informationsverarbeitungssystem verwalten Lade- und Speichervorgangsoperationen, die in abweichender Reihenfolge ausgeführt werden. Es wird mindestens eine der folgenden Anweisungen ausgeführt: eine Ladevorgangsanweisung und eine Speichervorgangsanweisung. Es erfolgt eine Feststellung, dass eine Operand-Speichervorgang-Vergleich-Gefahr aufgetreten ist. Auf der Grundlage der Feststellung wird ein Eintrag in einer Tabelle zur Vorhersage von Operand-Speichervorgang-Vergleich-Gefahren erstellt. Der Eintrag umfasst mindestens eine Anweisungsadresse der Anweisung, die ausgeführt wurde, und ein Gefahrenanzeigeattribut, das der Anweisung zugeordnet ist. Das Gefahrenanzeigeattribut zeigt an, dass die Anweisung auf die Operand-Speichervorgang-Vergleich-Gefahr gestoßen ist. Wenn eine Ladevorgangsanweisung des Gefahrenanzeigeattributes zugeordnet ist, wird die Ladevorgangsanweisung von allen Speichervorgangsanweisungen abhängig, die einem im Wesentlichen gleichen Attribut zugeordnet sind.

公开(公告)号：GB2486155A

公开(公告)日：2012-06-06

申请号：GB201206367

申请日：2010-12-13

Applicant: IBM

Inventor： JACOBI CHRISTIAN ,  THOMPTO BRIAN WILLIAM ,  ALEXANDER GREGORY WILLIAM ,  ALEXANDER KHARY JASON ,  CURRAN BRIAN WILLIAM ,  MITCHELL JAMES RUSSELL ,  HSIEH JONATHAN TING ,  PRASKY BRIAN ROBERT

IPC: G06F9/38

Abstract: A method and information processing system manage load and store operations executed out-of-order. At least one of a load instruction and a store instruction is executed. A determination is made that an operand store compare hazard has been encountered. An entry within an operand store compare hazard prediction table is created based on the determination. The entry includes at least an instruction address of the instruction that has been executed and a hazard indicating flag associated with the instruction. The hazard indicating flag indicates that the instruction has encountered the operand store compare hazard. When a load instruction is associated with the hazard indicating flag the load instruction becomes dependent upon all store instructions associated with a substantially similar flag.

公开(公告)号：DE112015005597T5

公开(公告)日：2017-09-28

申请号：DE112015005597

申请日：2015-12-16

Applicant: IBM

Inventor： BROWNSCHEIDLE JEFFREY ,  NGUYEN DUNG QUOC ,  DELANEY MAUREEN ANNE ,  CHADHA SUNDEEP ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM

IPC: G06F9/38

Abstract: Eine Ausführungsschicht-Schaltung für einen Prozessorkern hat mehrere parallele Befehlsausführungsschichten und stellt eine flexible und effiziente Verwendung von internen Ressourcen bereit. Die Ausführungsschicht-Schaltung enthält eine Master-Ausführungsschicht zum Empfangen von Befehlen eines ersten Befehlsstroms und eine Slave-Ausführungsschicht zum Empfangen von Befehlen eines zweiten Befehlsstroms und von Befehlen des ersten Befehlsstroms, die eine Ausführungsbreite erfordern, die größer ist als eine Breite der Schicht. Die Ausführungsschicht-Schaltung enthält außerdem eine Steuerlogik, die erkennt, wenn ein erster Befehl des ersten Befehlsstroms die größere Breite hat, und steuert die Slave-Ausführungsschicht zum Reservieren eines ersten Ausgabezyklus zum parallelen Ausgeben des ersten Befehls über die Master-Ausführungsschicht und die Slave-Ausführungsschicht.

公开(公告)号：DE112015004983T5

公开(公告)日：2017-09-07

申请号：DE112015004983

申请日：2015-12-29

Applicant: IBM

Inventor： CHADHA SUNDEEP ,  HRUSECKY DAVID ALLEN ,  NGUYEN DUNG QUOC ,  LE HUNG QUI ,  THOMPTO BRIAN WILLIAM ,  CORDES ROBERT ALLEN ,  AYUB SALMA

IPC: G06F9/30 ,  G06F9/38

Abstract: Eine Ausführungseinheitsschaltung zur Verwendung in einem Prozessorkern stellt eine effiziente Nutzung von Chipfläche und Energie bereit, indem die Speicheranforderung der einzelnen Einträge in einer Ausgabewarteschlange einer Lade-Speicher-Einheit verringert wird. Die Ausführungseinheitsschaltung beinhaltet eine Umlaufwarteschlange, welche die effektive Adresse der Lade- und Speicher-Operationen sowie die Werte speichert, die durch die Speicher-Operationen gespeichert werden sollen. Eine Warteschlangen-Steuerungslogik steuert die Umlaufwarteschlange und die Ausgabewarteschlange, so dass, nachdem die effektive Adresse einer Lade- oder Speicher-Operation berechnet wurde, die effektive Adresse der Lade-Operation oder der Speicher-Operation in die Umlaufwarteschlange geschrieben wird und die Operation aus der Ausgabewarteschlange entfernt wird, so dass Adressoperanden und andere Werte, die sich in der Ausgabewarteschlange befunden haben, nicht mehr gespeichert werden müssen. Wenn eine Lade- oder Speicher-Operation durch die Cache-Einheit zurückgewiesen wird, wird sie daraufhin aus der Umlaufwarteschlange erneut ausgegeben.