公开(公告)号：DE112018001206T5

公开(公告)日：2019-12-05

申请号：DE112018001206

申请日：2018-02-27

Applicant: IBM

Inventor： ALEXANDER GREGORY WILLIAM ,  SONG SOMIN ,  BARRICK BRIAN D ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  FOX THOMAS WINTERS

IPC: G06F12/12

Abstract: Ein Prozessor mit simultanem Multithreading (SMT), der über eine gemeinsam genutzte Zuteilungs-Pipeline verfügt, beinhaltet eine erste Schaltung, die einen Cachefehler-Thread erkennt. Eine zweite Schaltung ermittelt eine erste Cache-Hierarchieebene, auf welcher der erkannte Cachefehler aufgetreten ist. Eine dritte Schaltung ermittelt eine NTC-Gruppe (Next To Complete, als Nächstes abzuschließen) in dem Thread und eine Mehrzahl von zusätzlichen Gruppen (X) in dem Thread. Die zusätzlichen Gruppen (X) werden auf Grundlage des erkannten Cachefehlers dynamisch konfiguriert. Eine vierte Schaltung ermittelt, ob etwaige Gruppen in dem Thread jünger als die ermittelte NTC-Gruppe und die Mehrzahl von zusätzlichen Gruppen (X) sind, und löscht alle ermittelten jüngeren Gruppen aus dem Cachefehler-Thread.